Design Flow und Verilog
Design Flow und Verilog
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Überblick: <strong>Verilog</strong>, VHDL <strong>und</strong> Co.• Entwickelt 1983/1984 als Werkzeug zurModellierung, Simulation <strong>und</strong> Analyse digitalerSchaltungen• Ursprünglich Eigentum von Cadence• 1990 gab Cadence die Sprache zur Verwendung durchDritte frei• Standardisierung im Jahr 1995 durch die IEEE• Einfach zu lernen• Kompakter Code• Syntax ähnelt C• Stark verbreitet in Nordarmerika <strong>und</strong> Japan, wenigerin Europa• Stark bei low-level designs, hat Schwächen beisystem-level designs• Wird verwendet zur Spezifikation von Netzlisten imback-end• 1993 wurden 85% der ASICs mit <strong>Verilog</strong>entworfen (Quelle: EE Times)• Im Internet unter: www.ovi.orgcase (sel)0: out = in1;1: out = in2;85 %DST SS2003 - Hardware Description LanguagesSuS@TI, Seite 18
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