Design Flow und Verilog
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Geometrie: PolygoneVerhaltenSpezifikationAlgorithmusRTLBoole‘scheGleichungenTransistorenDifferenzialgleichungenALU, MUX,RegisterGatterCPU,SpeicherStrukturBlockschaltbildPolygoneZellenFloorplanGeometrischePartitionierungEntwurfszielGeometrie• Gesamtheit der Polygone ergeben das Layout zurMaskenherstellung• Layout beschreibt den Chip vollständig <strong>und</strong>dient direkt der Fertigung• Daher: Ebene der Polygone ist das Entwurfsziel• Bei FPGAs <strong>und</strong> CPLDs: Fix!DST SS2003 - Hardware Description LanguagesSuS@TI, Seite 15