Design Flow und Verilog
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Geometrie: ZellenVerhaltenSpezifikationAlgorithmusRTLBoole‘scheGleichungenTransistorenDifferenzialgleichungenALU, MUX,RegisterGatterCPU,SpeicherStrukturBlockschaltbildPolygoneZellenFloorplanGeometrischePartitionierungGeometrie• Bei ASICs: Automatische Plazierung vonsog. Standard-Zellen• Bei Full-Custom: Manuelles Plazierenvon Einheiten beliebiger Größe• Bei FPGAs <strong>und</strong> CPLDs: Fix!DST SS2003 - Hardware Description LanguagesSuS@TI, Seite 14
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