Design Flow und Verilog
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Geometrie: FloorplanVerhaltenSpezifikationAlgorithmusRTLBoole‘scheGleichungenTransistorenDifferenzialgleichungenALU, MUX,RegisterGatterCPU,SpeicherStrukturBlockschaltbildPolygoneZellenFloorplanGeometrischePartitionierungGeometrie• Bei ASICs <strong>und</strong> Full-Custom: Freie Wahlder Lage der I/O Zellen, Speicher-Module,Stromversorgungs-Leitungen, Analog-Teile, etc.• Bei FPGAs, CPLDs: Wahl der I/O Zellen,Speicher-Module <strong>und</strong> Analog-Teile unterden bereits vorhandenen <strong>und</strong> fixenRessourcenDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 13
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