Design Flow und Verilog
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Struktur: GatterVerhaltenSpezifikationAlgorithmusRTLBoole‘scheGleichungenTransistorenDifferenzialgleichungenALU, MUX,RegisterGatterCPU,SpeicherStrukturBlockschaltbildPolygoneZellenFloorplanGeometrischePartitionierungGeometrie• Vergleichbares Maß an Details wie beiBoole‘schen Gleichungen• Ähnliche Probleme (red<strong>und</strong>ante Terme)• Bereits hoher Aufwand für Entwickler nötig, aberimmer noch praktikabel bei kleinen Systemen• Gute Kontrolle der verbrauchten RessourcenDST SS2003 - Hardware Description LanguagesSuS@TI, Seite 10
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