Herstellungs-Technologie

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Intel 90nm 1.2 nm dickes Gate Oxid SiGe strain für PMOS, Nitride strain für NMOS Nickel Silicide 7 Lagen Kupfer 'Carbon doped low epsilon' Dielektrikum 12'' (300mm) Wafer 6T SRAM-Zelle benötigt 1µm 2 FlächeDigitale Schaltungstechnik 2006 - <strong>Technologie</strong>P. Fischer, TI, Uni Mannheim, Seite 88
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Technologie - Vom Silizium zum Chip
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Herstellung reinen Siliziums- Siliz
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Kristallwachstum - Float Zone (FZ)
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Fräsen und Sägen Die Ingots werde
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Schleifen, Ätzen und Polieren Wafe
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Wafergrößen Waferdurchmesser werd
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Elementare TechnologieschritteDigit
Seite 15 und 16: Polykristalines Silizium (kurz: 'Po
Seite 17 und 18: Thermische Oxidation Quartz-'Schiff
Seite 19 und 20: Lithographie: Prinzip Wichtiger Sch
Seite 21 und 22: Lithographie: Belichter / StepperSp
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Seite 29 und 30: Diffusion Direktes Einbringen von F
Seite 31 und 32: SOI Waferproduktion durch 'Layer Tr
Seite 33 und 34: Planarisierung Bei vielen Lagen (z.
Seite 35 und 36: Abfolge der Prozeßschritte für CM
Seite 37 und 38: SiO 2 und Si 3 N 4 -Schichten + Pho
Seite 39 und 40: n-Wanne: Ätzen der Implantationsma
Seite 41 und 42: fertige n-WanneDigitale Schaltungst
Seite 43 und 44: Strukturierung der Maske für das F
Seite 45 und 46: Poly-Silizium + PhotolackDigitale S
Seite 47 und 48: Poly-Silizium: ÄtzenDigitale Schal
Seite 49 und 50: p + -Implantation: Implantation / D
Seite 51 und 52: n + -Implantation: Implantation/Dif
Seite 53 und 54: Strukturierung KontaktePhotolackIso
Seite 55 und 56: Aluminium: Abscheidung (vereinfacht
Seite 57 und 58: Aluminium: ÄtzenDigitale Schaltung
Seite 59 und 60: Externe Applets zur Abfolge der Pro
Seite 61 und 62: Isolation der Transistoren Das LOCO
Seite 63 und 64: Dual-Damascene Vereint die zwei Dam
Seite 65: In naher Zukunft: Strained Silicon
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