Optimierung der elektrischen Eigenschaften von lateralen ...
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62 Kapitel 4 Statisches Verhalten <strong>von</strong> SJ‐LDMOS‐Transistoren<br />
_________________________________________________________________________________________________________________<br />
Mit weiter wachsendem UDS nimmt <strong>der</strong> Drainstrom immer schwächer bis zum Errei‐<br />
chen des Sättigungswertes IDSat bei <strong>der</strong> Sättigungsspannung UDSat zu. An diesem<br />
Punkt tritt die Geschwindigkeitssättigung <strong>der</strong> Elektronen im Kanal ein, das heißt,<br />
das Lateralfeld längs des Kanals wird am Ende <strong>der</strong> Inversionsschicht <strong>der</strong>maßen groß<br />
(Ex > 10 4 V/cm), dass <strong>der</strong> Kanal gesättigt ist. Über die Sättigungsspannung UDSat hin‐<br />
aus zeigen die Kennlinien unbedeutende Steigungen. Dieses Kanalverhalten ergibt<br />
sich aus einem typischen Kurzkanaleffekt, <strong>der</strong> in MOS‐Transistoren kurzer Kanal‐<br />
länge (LK ≤ 1 μm) vorkommt. Nach [KF90][Uye03] sättigt <strong>der</strong> Drainstrom gegen den<br />
Sättigungswert IDSat, sobald die Drain‐Source‐Spannung gleich <strong>der</strong> Sättigungs‐<br />
spannung UDSat wird:<br />
Lv ⎡ K Sat, n µ<br />
⎤<br />
0<br />
UDSat = ⎢ 1+ 2 ( UGS −UGS ( TH ) ) −1⎥<br />
µ 0 ⎢⎣ Lv K Sat, n<br />
⎥⎦<br />
(4.3)<br />
Hierbei kann <strong>der</strong> Sättigungsstrom IDSat im Sättigungsbereich wie folgt berechnet<br />
werden:<br />
( )<br />
I = C′ bv U − U für UDS ≥ UDSat (4.4)<br />
DSat ox Sat, n GS GS ( TH )<br />
Der Sättigungsstrom wird also nur noch durch die Gatespannung UGS bestimmt und<br />
damit gemäß Gl. (4.2) durch den Kanalwi<strong>der</strong>stand begrenzt. An<strong>der</strong>s gesagt ist <strong>der</strong><br />
Drainstrom im Sättigungsbereich hauptsächlich dem MOS‐Teil des Transistors un‐<br />
terworfen, die Driftzone spielt dabei eine untergeordnete Rolle.<br />
Die Situation lateraler Leistungsbauelemente im Sättigungszustand lässt sich am<br />
einfachsten unter Zuhilfenahme einer LDMOS‐Struktur entsprechend Abb. 4.2(a)<br />
anschaulich machen. In <strong>der</strong> Abbildung ist das Substrat <strong>der</strong> Übersichtlichkeit wegen<br />
weggelassen. Mann erkennt, dass im Sättigungsbereich die Inversionsschicht in die<br />
Raumladungszone <strong>der</strong> n‐Driftzone hinein greift. Die Erklärung kann wie folgt gege‐<br />
ben werden: Angenommen, dass man zunächst bei Kurzschluss zwischen Drain und<br />
Source (UDS = 0 V) eine Spannung am Gate anlegt, die größer als die Einsatzspannung<br />
ist (UGS > UGS(TH)), so entsteht eine Inversionsschicht im Kanalgebiet, gleichzeitig<br />
akkumulieren Elektronen im Überlappungsgebiet vom Gate über die Driftzone unter<br />
dem Gatekontakt. Sowohl infolge <strong>der</strong> Zufuhr <strong>von</strong> Elektronen aus dem Sourcegebiet<br />
in den Kanal als auch aufgrund <strong>der</strong> Diffusion <strong>von</strong> akkumulierten Elektronen in das<br />
Kanalgebiet erstreckt sich die Inversionsschicht zunächst über die gesamte Kanal‐<br />
länge. Legt man dann unter Beibehaltung <strong>der</strong> Gatespannung eine positive Spannung<br />
UDS am Drain an, so bildet sich am Übergang zwischen dem Kanalgebiet und <strong>der</strong> n‐<br />
Driftzone eine Raumladungszone aus. Da in <strong>der</strong> Raumladungszone ein starkes<br />
elektrisches Feld herrscht, werden die in <strong>der</strong> Raumladungszone befindlichen<br />
Ladungsträger aus <strong>der</strong> Raumladungszone verdrängt, gleichzeitig werden Elektronen<br />
aus <strong>der</strong> Inversionsschicht in die Raumladungszone injiziert und danach ebenfalls aus