Optimierung der elektrischen Eigenschaften von lateralen ...

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Kapitel 3 Laterale Superjunction‐Leistungstransistoren
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Ein grundsätzliches Problem beim Design von vertikalen Leistungs‐MOSFETs
besteht in der Optimierung des Randabschlusses am Chiprand. Am Rand jedes Bau‐
elements können Feldüberhöhungen zu einem frühzeitigen Durchbruch des Bauele‐
ments führen. Um eine maximale Sperrfähigkeit sicherzustellen, sind geeignete
Maßnahmen für den Randabschluss heranzuziehen. Der Randbereich des vertikalen
Leistungs‐MOSFETs nimmt eine größere Chipfläche in Anspruch als derjenige des
lateralen Leistungs‐MOSFETs. Die Erklärung hierfür ist, dass der Randabschluss
vertikaler Leistungs‐MOSFETs im Grunde genommen in Form einer Guard‐Ringen‐
Struktur vorgenommen wird (Abb. 3.3). Die Guard‐Rings (Schutzringe) entstehen
durch Diffusion oder Implantation einer Reihe von hochdotierten p + ‐Zonen
ringförmig um die aktive Chipfläche am Chiprand. Sie bewirken sowohl eine Ver‐
größerung des Krümmungsradius des pn‐Übergangs zwischen Basis und Driftzone
als auch eine Aufweitung der Raumladungszone an der Chipoberfläche; die Folge ist
eine Abschwächung der elektrischen Feldstärke am Chiprand. Eine Konstruierung
der Ringe setzt den optimalen Abstand vom pn‐Übergang zum ersten Ring sowie
zwischen den einzelnen Ringen zueinander voraus. Für hochsperrende vertikale
Leistungs‐MOSFETs können bis zu sechs Ringe zum Einsatz kommen. Somit sind
Schutzringstrukturen sehr platzaufwendig; die Feldstabilisierung am Rand eines
vertikalen Leistungs‐MOSFETs wird auf Kosten der unbrauchbaren Chipfläche
erkauft.
Solche Maßnahme zum Abbau der Feldstärke am Chiprand entfällt bei lateralen
Leistungs‐MOSFETs. Dort führt man stattdessen ein kammförmiges oder ein ring‐
förmiges Transistorgebiet nach Abb. 3.2 aus. Im Layout wird die Driftzone komplett
vom Sourcegebiet umgeben. Dadurch, dass der Sourceanschluss stets mit Masse ver‐
bunden ist, tritt im Randbereich keine Feldüberhöhung auf. Auf vertikale Leistungs‐
MOSFETs, deren Drainkontakt sich an der Unterseite befindet, ist dieses
platzsparende Randabschlusslayout offensichtlich nicht zu übertragen.
3.2 Smart‐Power‐ICs
Unter Smart‐Power‐ICs versteht man integrierte Leistungsschaltkreise, welche die
monolithische Integration von Leistungshalbleitern mit Logikbausteinen wie Treiber‐
, Ansteuer‐ und Schutzschaltungen auf einem Chip ermöglichen (Abb. 3.4b), und
zwar mit Hilfe einer BCD‐Technologie (Bipolar‐, CMOS‐ und DMOS‐Technologie)
(Abb. 3.4a).
Eingesetzt werden die Smart‐Power‐ICs vor allem in Schaltnetzteilen, der Steuer‐,
Automatisierungs‐ und Kraftfahrzeugtechnik sowie der Telekommunikation. Im
Allgemeinen sind laterale Bauelemente integrierbar, denn sie lassen sich einfacher
mit kompatiblem Herstellungsverfahren für die Logikbausteine fertigen als Verti‐
kaltransistoren. Bei der Smart‐Power Integration ist allerdings zu beachten, dass der