Optimierung der elektrischen Eigenschaften von lateralen ...
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Kapitel 3 Laterale Superjunction‐Leistungstransistoren<br />
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Ein grundsätzliches Problem beim Design <strong>von</strong> vertikalen Leistungs‐MOSFETs<br />
besteht in <strong>der</strong> <strong>Optimierung</strong> des Randabschlusses am Chiprand. Am Rand jedes Bau‐<br />
elements können Feldüberhöhungen zu einem frühzeitigen Durchbruch des Bauele‐<br />
ments führen. Um eine maximale Sperrfähigkeit sicherzustellen, sind geeignete<br />
Maßnahmen für den Randabschluss heranzuziehen. Der Randbereich des vertikalen<br />
Leistungs‐MOSFETs nimmt eine größere Chipfläche in Anspruch als <strong>der</strong>jenige des<br />
<strong>lateralen</strong> Leistungs‐MOSFETs. Die Erklärung hierfür ist, dass <strong>der</strong> Randabschluss<br />
vertikaler Leistungs‐MOSFETs im Grunde genommen in Form einer Guard‐Ringen‐<br />
Struktur vorgenommen wird (Abb. 3.3). Die Guard‐Rings (Schutzringe) entstehen<br />
durch Diffusion o<strong>der</strong> Implantation einer Reihe <strong>von</strong> hochdotierten p + ‐Zonen<br />
ringförmig um die aktive Chipfläche am Chiprand. Sie bewirken sowohl eine Ver‐<br />
größerung des Krümmungsradius des pn‐Übergangs zwischen Basis und Driftzone<br />
als auch eine Aufweitung <strong>der</strong> Raumladungszone an <strong>der</strong> Chipoberfläche; die Folge ist<br />
eine Abschwächung <strong>der</strong> <strong>elektrischen</strong> Feldstärke am Chiprand. Eine Konstruierung<br />
<strong>der</strong> Ringe setzt den optimalen Abstand vom pn‐Übergang zum ersten Ring sowie<br />
zwischen den einzelnen Ringen zueinan<strong>der</strong> voraus. Für hochsperrende vertikale<br />
Leistungs‐MOSFETs können bis zu sechs Ringe zum Einsatz kommen. Somit sind<br />
Schutzringstrukturen sehr platzaufwendig; die Feldstabilisierung am Rand eines<br />
vertikalen Leistungs‐MOSFETs wird auf Kosten <strong>der</strong> unbrauchbaren Chipfläche<br />
erkauft.<br />
Solche Maßnahme zum Abbau <strong>der</strong> Feldstärke am Chiprand entfällt bei <strong>lateralen</strong><br />
Leistungs‐MOSFETs. Dort führt man stattdessen ein kammförmiges o<strong>der</strong> ein ring‐<br />
förmiges Transistorgebiet nach Abb. 3.2 aus. Im Layout wird die Driftzone komplett<br />
vom Sourcegebiet umgeben. Dadurch, dass <strong>der</strong> Sourceanschluss stets mit Masse ver‐<br />
bunden ist, tritt im Randbereich keine Feldüberhöhung auf. Auf vertikale Leistungs‐<br />
MOSFETs, <strong>der</strong>en Drainkontakt sich an <strong>der</strong> Unterseite befindet, ist dieses<br />
platzsparende Randabschlusslayout offensichtlich nicht zu übertragen.<br />
3.2 Smart‐Power‐ICs<br />
Unter Smart‐Power‐ICs versteht man integrierte Leistungsschaltkreise, welche die<br />
monolithische Integration <strong>von</strong> Leistungshalbleitern mit Logikbausteinen wie Treiber‐<br />
, Ansteuer‐ und Schutzschaltungen auf einem Chip ermöglichen (Abb. 3.4b), und<br />
zwar mit Hilfe einer BCD‐Technologie (Bipolar‐, CMOS‐ und DMOS‐Technologie)<br />
(Abb. 3.4a).<br />
Eingesetzt werden die Smart‐Power‐ICs vor allem in Schaltnetzteilen, <strong>der</strong> Steuer‐,<br />
Automatisierungs‐ und Kraftfahrzeugtechnik sowie <strong>der</strong> Telekommunikation. Im<br />
Allgemeinen sind laterale Bauelemente integrierbar, denn sie lassen sich einfacher<br />
mit kompatiblem Herstellungsverfahren für die Logikbausteine fertigen als Verti‐<br />
kaltransistoren. Bei <strong>der</strong> Smart‐Power Integration ist allerdings zu beachten, dass <strong>der</strong>