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150 Kapitel 5 Dynamisches Verhalten von SJ‐LDMOS‐Transistoren _________________________________________________________________________________________________________________ 5.4.2 Avalanchefestigkeit Beim Abschalten induktiver Lasten ohne Freilaufdiode können große Überspannungen auftreten, die wiederum einen Avalanchedurchbruch auslösen und den Transistor beschädigen können. Ein derartiger Abschaltvorgang findet z.B. beim UIS (Unclamped Inductive Switching) statt. Verfügt das Bauelement über eine hohe UIS‐Robustheit, so kann es während des Avalanchedurchbruchs einer großen Ver‐ lustleistung standhalten. Eine UIS‐Prüfschaltung nach Abb. 5.28(a) ist allgemein ge‐ bräuchlich. U (BR)eff I av U/I 0 I D (a) (b) t av U DS U DD Abbildung 5.28: UIS‐Test; (a) Schaltung (b) Strom‐ und Spannungsverlauf. t
Kapitel 5 Dynamisches Verhalten von SJ‐LDMOS‐Transistoren 151 _________________________________________________________________________________________________________________ Nach dem Einschalten des Transistors wächst der Drainstrom in Abhängigkeit der Induktivität und der Versorgungsspannung an und erreicht beim abschließenden Abschalten der induktiven Last einen maximalen Wert Iav (siehe Abb. 5.28(b)). Die in der Induktivität L gespeicherte Energie wird nun im Avalanchebetrieb vom Bauele‐ ment absorbiert, dadurch steigt die Drain‐Source‐Spannung am Transistor mit abfallendem Avalanchestrom an und erreicht bei UDS = U(BR)eff den Avalanche‐ durchbruch. Das Bauelement muss danach diese Belastung so lange verkraften, bis die Energie bei ID ≈ 0 aufgebraucht ist. Die Avalancheenergie Eav lässt sich wie folgt berechnen 1 ⎡ U ⎤ = ⋅ ⎢ ⎥ ⎢⎣ ⎥⎦ 2 ( BR) eff Eav L Iav 2 U( BR) eff −UDD (5.26) U(BR)eff ist die effektive Durchbruchspannung im Avalanchebetrieb, die typischer‐ weise höher als die Durchbruchspannung U(BR)DSS im Normalzustand liegt. Die Zeit‐ dauer des Avalanchevorgangs ist zu bestimmen aus t av L⋅Iav = U −U ( BR) eff DD (5.27) Abb. 5.29 zeigt die simulierten Verläufe von Strom und Spannung an den beiden SJ‐ Strukturen, die dem UIS‐Test unterzogen werden. Die berechnete Avalancheenergie Eav und die extrahierte Zeitdauer tav der Avalanchephase sind in Tabelle 5.5 angege‐ ben. Die Testbedingung lautet Iav = 20 A, UDD = 50 V, UG = 15 V, RG = 25 Ω und L = 25 μH. Es ist erkennbar, dass die beiden SJ‐Designs mit entsprechenden Kompensa‐ tionsgraden im Durchbruchfall vergleichbare Avalancheenergie aushalten können, trotzdem ist die Zeitdauer des Avalanchevorgangs bei der ungleichförmigen SJ relativ kürzer. Erwartungsgemäß erstreckt sich der Avalanchevorgang der gleich‐ förmigen SJ mit ∆NA = −10% als Folge drastischer Degradation des Sperrvermögens über eine relativ lange Zeitspanne. Die Veränderung von Eav und tav mit dem Kom‐ pensationsgrad folgt also dem Trend, dass ein Kompensationsgrad von +10% weniger Auswirkungen auf den Avalanchedurchbruch hat als ein Kompensations‐ grad von −10%. Vorausgesetzt, dass der Avalanchestrom bis zu einem gewissen Grade begrenzt wird, ist der Avalancheeffekt reversibel, andernfalls kommt es bei Überschreitung eines kritischen Stromwerts zur kompletten Zerstörung des Bauelementes. Hohe Avalancheströme sind imstande, den in der SJ‐LDMOS‐Struktur enthaltenen parasi‐ tären Bipolartransistor zu aktivieren und einen zweiten Durchbruch auszulösen, welcher den Transistor irreversibel schädigt. Abb. 5.30 illustriert diesen aktiven UIS‐ Fehlermechanismus.
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