Logikfamilien - Lehrstuhl für Schaltungstechnik und Simulation

Single ended: TTL CMOS ECL GTLSignalpegelNiedrige Low-Levels, Asymmetrische Treiberfähigkeit. Signale daher meist active low.Unbenutzte Eingänge mit Pullup auf VCC legen.Rail-to-rail Ausgänge, Schwelle auf halber Versorgung. Symmetrische Ausgänge.Davon abweichend: Spezielle Familien mit Kompatibilität zu TTLNegative Spannungen von ~-0.85V und ~-1.75V. Auch PECLOpen Drain Ausgang mit niedriger Terminierungsspannung.Kleiner Swing, High-Speed.Niedriger StörabstandDifferentiell: ECL LVDS CMLnegative Pegel. Auch PECL (5V) oder LVPECL (3.3V)Bis 10 Gbps !1990 von National Semiconductor eingeführt.Treiber: +1.25V±175mV (d.h. 350mV Hub)Empfänger: Differenzverstärker mit Hysterese von 100mV.Hoher Common-Mode-BereichAbschluß meist differentiell mit 100 oder 110Ω.Viele andere Varianten. 'Low Power'. Bis 2.5Gbps!Nicht gut standardisiert. Meist Point-to-Point.Entsteht aus CML Logik, wenn Last in den Empfänger-IC verlagert wird.Low Swing. Sehr schnell.Externe Signalleitungen können auf konstanten Potential gehalten werden.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 76