Logikfamilien - Lehrstuhl für Schaltungstechnik und Simulation

Zusammenfassung ECLVorteile: Statische Logik Sehr schnell (hohe Ströme, kleiner Hub, hohes g mder Bipolar-Transistoren), t p~ 50ps DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR')Nachteile: Hoher Stromverbrauch pro Gatter (100µA .. 1mA!) V REFmuss innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub insingle ended ECL = 800mV » 115mV NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen V CCund V EEersetzt werden) Inzwischen von DSM CMOS 'eingeholt'Verbesserung Differentielles ECL: Anstelle V REFwird ein zweiter Eingang benutzt. Man hat dann alle Vor/Nachteile von komplementärer Logik Differentieller Eingang hat relativ gute 'Common mode rejection'(Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert)PECL, LVPECL: Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 61