Logikfamilien - Lehrstuhl für Schaltungstechnik und Simulation

Unterschiede in Logikfamilien Technologische Möglichkeiten (Diode, Bipolartransistoren, reine NMOS, CMOS) Versorgungsspannung Flächenbedarf pro Gatter Geschwindigkeit vs. Leistungsaufnahme ('Power-Delay-Product') Single – Ended (TTL, CMOS) vs. Differentielle Logik (ECL) Statische / Dynamische Logik Robustheit (Störabstand,..) 'Low noise', d.h. geringere Erzeugung von Störungen Wir betrachten hier:- NMOS / wired-OR- Dynamische CMOS Logik- CMOS- CMOS Pass-Gate Logik- Differentielle CML- ECL- TTLDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 2

Last-Inverter Ein NMOS Transistor (wegen K n>K p!) steuert eine 'passive' Last an Der NMOS macht die fallende Flanke, die Last die steigende FlankeVor/Nachteile:− Statischer Stromverbrauch (bei Null am Ausgang)− Ausgangs-Niveau der Null ist nicht ganz Masse, Schwelle ist niedrig ⇒ Störabstand gering− Asymmetrische Flanken+ Kleine Eingangskapazität (nur NMOS)+ Logikfunktionen einfach (⇒ NMOS Logik, pseudo-NMOS)+ Wenige Transistoren (N+1)− Applets:http://smile.unibw-hamburg.de/Schaltungstechnik/Verstaerker1.htmhttp://smile.unibw-hamburg.de/Schaltungstechnik/Verstaerker2.htmDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 4

Signalpegel des Inverters mit resistiver LastV outVDDQuerstromVDD/RKennliniedes LastwiderstandsV TNVDDV inAusgangskennlinie desNMOS für V in = VDDV in < VDDV in = V TNV out (V in =VDD)VDDAusgangsspannungDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 5

Signalpegel verschiedener LastinverterQuerstromWiderstandAusgangskennlinie desNMOS für V in = VDDNMOS enh.PMOS,NMOS depl.AusgangsspannungAusgangspegelV OH ist (dynamisch)nicht VDD!)VDDDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 6

Berechnung V OL Berechnung der Low-Ausgangsspannung aus der Ausgangskennlinie von NMOS und LastI querNMOSPMOSV OLVDD V out NMOS ist im linearen Bereich, PMOS in Sättigung Mit V T= V TN= |V TP|:I NMOS = k N [(V DD – V T ) V OL – ½ V OL 2 ] = ½ k P (V DD – V T ) 2 = I PMOSV OL = (V DD -V T ) [1 – 1 – k P /k N ] k pmuß viel kleiner als k nsein !!! Das low-level hängt stark von V DDab – schlecht!Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 7

P-Last Logik ('pseudo – NMOS') Die Logische Funktion wird durch ein NMOS Netzwerk erzeugt, eine P-Last zieht nach VDD- Das aktive NMOS Netzwerk ist wegen K N > K P vorteilhaft (Mobilität der Elektronen!) Der PMOS wirkt (fast) als Stromquelle- Besser ist es, die Gatespannung aus einem Referenzstrom zu erzeugen. Man benötigt dann eine Biasspannung- Bei V Gate = GND hängt der Strom stark von VDD ab – schlecht, aber häufig benutzt (kein Bias benötigt)VDDGND / biasOutcEingängeNMOSPulldownNetzabnand2 nor2 !((a+b)c)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 8

Pseudo-NMOS NAND4 GatterVDDn + -KontaktdoutN-Wannecoutbanand4GNDa b c dDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 9

Pseudo-NMOS LogikVorteile Erfordert nur N+1 Transistoren (N NMOS, 1 PMOS) Topologie sehr einfach Eingangskapazität klein Gut geeignet z.B. für DecoderNachteile Statischer Stromverbrauch, wenn Ausgang auf Null ist Abfall- und Anstiegszeiten u.U. stark asymmetrisch Kleiner unterer Störabstand: V IL~ V TN, V OL> 0 Dimensionierung des PMOS ist kritisch ('ratioed logic'):- Er darf nicht zu groß sein, damit die NMOS den Ausgang noch gegen 'Null' (i.e. unter V IL) ziehen können- Er darf nicht zu klein sein, weil t pLHdann zu groß wirdAnwendungen Open-Drain Ausgang. Mehrere Ausgänge können verbunden werden.Mit einer Last ergibt sich eine ODER-Verknüpfung 'Wired-OR'(eigentlich NOR oder NAND...) Die Last kann an eine andere Spannung angeschlossen werden als VDD:- Level-Shifter- Gunning Transceiver Logik (GTL) mit niedriger AbschlußspannungIC1wired-ORIC2Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 10

Ausblick: Pseudo NMOS mit Adaptiver Last M1 wird aktiv eingeschaltet, wenn die Logik benötigt wird Im 'stand-by'- Modus sorgt ein schwacher M2 (kleines W/L) für statische High-Levelsenable M1 M2OutA B Cnor3Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 11

Dynamische LogikDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 12

Dynamische Logik mit 'Precharge'2 Phasen:φI 1I 2I NNMOSPulldownNetzQPrecharge (φ=0):Ausgang wird auf 1 vorgeladenEvaluation(φ=1):Ausgang geht auf 0, falls pulldown aktiv.Nur EIN Übergang nach 0 ist möglich.φDieser NMOS unterbindeteinen Querstrom währendder Precharge-PhaseÄhnlich: Komplementäre Schaltung mit PMOS pullup-Netz.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 13

Beispiel Dynamische LogikφQabcφQ = !(ab+c)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 14

Layout eines dynamischen NAND3 GattersVDDφQGrößereKapazitätcoutbaφcbaphiSehr kleineKapazitätGNDDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 15

Dynamische LogikVorteile: Nur N+2 Transistoren Sehr einfache Layouts Ratio-Less: Die Größe der Transistoren ist (relativ) unkritisch Kein statischer Stromverbrauch Schnelle Evaluation, da nur NMOS Kapazitäten Full swing LogikNachteile: Kleiner unterer Störabstand (~V TN) Benötigt Taktsignal Nicht kaskadierbar....Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 16

Ausblick: Das Problem der 'Charge redistribution' Die Ausgangsspannung kann unerwünscht einbrechen, wenn ein entladener parasitärer Kondensator (hierzwischen MN2 und MN3) mit dem Ausgang verbunden wird. Dies kann passieren, obwohl der Ausgang auf high bleiben sollte (Beispiel NAND, Eingang inlo ist 0)MPphiVoutMN3inhiVVinloMN2VMN1V03V0Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 17

Problem: Kaskadieren von N-Typ Precharge GatesφQ 1φQ 2φEingang = 1!1Q 1Q 1= 1!φφQ 21 1Q 2müßte jetzt wieder auf 1 springen(Eingang des Gatters = 0), das gehtin der dynamischen Logik aber nicht! Direktes Kaskadieren von N-Typ precharge Gattern funktioniert NICHT, weil die Einsen in den vorderenGattern (nach dem Precharge) die hinteren Gatter umschalten. Diese können dann nicht mehr denkorrekten Wert annehmen, da pro precharge Phase nur EIN 1-0 Übergang möglich ist. Lösungen: Inverter einfügen, N- und P- Stufen abwechselnDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 18

CMOSDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 19

Der CMOS Inverter Im CMOS Inverter 'wird die Last abgeschaltet' Die Struktur ist symmetrisch (bis auf die unterschiedlichen K und V tvon NMOS/PMOS) Der NMOS ist für den Signalabfall verantwortlich, der PMOS für den AnstiegVorteile von CMOS Logik: + Kein statischer Stromverbrauch+ '0' = Masse, '1' = VDD. Störabstand hoch+ robust Schaltbild zur Simulation der nachfolgenden Seite:PARAMETERS:Voff = 1MPIV2inV1Vout3V{Voff}MNI3V0Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 20

CMOS Inverter Transferkennlinie Entstehung der Transferkennlinie:- Für jede Eingangsspannung werden die Ausgangskennlinien des NMOS und des PMOS gezeichnet.- Der Ausgang nimmt die Spannung am Schnittpunkt an (I D,N = I D,P ). Simulation mit VDD=3V, (W/L) N= (W/L) P= 0.8µm/0.25µm, V in= 0..3V in Schritten von 0.5VV in = 3.0VV in = 2.5VV in = 0.0VV in = 0.5VV in = 1.0VV in = 1.5VV in = 2.0VV in = 3.0V 2.5VV in = 2.0VV in = 1.5VV in = 1.0VV in = 0.0V 0.5VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 21

CMOS Inverter Transferkennlinie Details in der Schaltregion: Eingang 1.0V...2.0V in Schritten von 0.2 VSchwelle~ 1.3V1.6V1.4V1.2V1.8V1.0V2.0VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 22

Test: Transfer Charakteristik (DC sweep)W N = 0.8µmW P = 0.8µm,Schwelle~ 1.3V wievorherW P = 1.6µmW P = 2.4µmDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 23

Bereiche in der TransferkennlinieNMOS offPMOS linNMOS satPMOS linVin=VoutNMOS satPMOS satNMOS linPMOS satNMOS linPMOS offV ILV IH Schwellen etwa da, wo Steigungen = -1 sind. Beachte: Dies gilt für einen 'statischen' DC-Sweep. Beim dynamischen Schalten sind die Transistorenschneller im linearen Bereich, weil die Gatespannung dann VDD bzw. 0 ist.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 24

Transientenanalyse Simulation eines Inverters mit 100fF Last. V dsat= V GS– V T= 3V – 1V = 2VNMOS kommt etwa hier inden linearen Bereich. DieEntladung ist daher nichtmehr linear, sondern eherexponentiell (RC)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 25

Berechnung der Schwelle Unter Vernachlässigung des Ausgangswiderstands kann man die Schwellenspannung V Mabschätzen:Es muß gelten: I PMOS= I NMOSK N(W/L) N(V M-V TN) 2 = K P(W/L) P(VDD-V M-|V TP|) 2r(VDD − VTP) + VTNβPVM = mit r =βmit β =N1 + rKWL Für V TN= |V TP| wird die Forderung V M= VDD/2 durch r=1 erfüllt, d.h.K N(W/L) N= K P(W/L) P Da normalerweise K N= 2...3 K Pfolgt für eine Schwelle auf halber Versorgung:(W/L) P= 2...3 x (W/L) N In DSM hängt der Drainstrom nicht mehr quadratisch, sondern fast linear von der Gatespannung ab.Am Ergebnis ändert das nichts! Die Schwelle hängt recht unkritisch von k ab. Wichtigeres Kriterium für k sind Anstiegs- und Abfallzeiten.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 26

Geschwindigkeit Hiermit ist meist Durchlaufzeit gemeint. Durchlaufzeit (t PLH, T PHL) entsteht durch die endliche Anstiegszeit des Ausgangssignals. Wird durch eine Last die Anstiegszeit langsamer, so wird effektiv die Durchlaufzeit länger.Geschwindigkeit wird bestimmt durch: Die Kapazität, die umgeladen werden muß. Die wichtigsten sind- Drain-Gate Überlapp (Drain-Bulk und Drain-Gate sind klein, da MOS meist in Sättigung oder aus)- Drain-Dioden Sperrschichtkapazitäten- Leitungskapazitäten- Eingangskapazität der nächsten Stufe (Gate-Kapazitäten) Die Transistorparameter von K, der Schwelle und dem W/L der Transistoren Die Versorgungsspannung (Höhere Versorgung ⇒ mehr Strom, aber auch höherer Hub) Die Anstiegszeit des EingangssignalsFaustregel: Wenn die Lastkapazitäten dominieren (Leitungen und C inder nächsten Stufen, also z.B. bei hohemFan-Out) braucht man große Transistoren ('Treiber', 'buffer') Ist die Last klein, so genügen kleine TransistorenMerke: Minimale Gate Verzögerung für 0.25µm-0.35µm Technologien ist etwa 50-100 psDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 27

Näherungsweise Berechnung:Geschwindigkeit- Lastkapazität wird konstant angenommen (Real: Diodenkapazitäten sind spannungsabhängig)- Als Entladestrom wird der Sättigungsstrom genommen (Real: Strom nimmt ab, wenn MOS aus Sättigung kommt)- Quadratisches Modell wird angenommen (nicht mehr gültig in DSM. Transistoren liefern dort weniger Strom)- Ausgangswiderstand wird vernachlässigt (das ist hier ein kleiner Fehler) I = (K/2)(W/L) (VDD-V TN) 2 Linearer Abfall: ∆U / ∆t = I / C L. ∆U = VDD /2V OUT t pHL= C Lx ∆U / I =C LVDDK (W/L) (VDD-V TN) 2 Für V TN

Transientensimulation Externe Last von C L= 100fF ... 400 fF Man erkennt den linearen Anstieg der Verzögerung mit der LastkapazitätDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 29

Leistungsverbrauch (1) Ist bei Hochleistungs-ICs eines der dominierenden Probleme Setzt sich aus mehreren Anteilen zusammen:1. Dynamischer Anteil zum Auf- und Entladen von Last- und parasitären KapazitätenDie Ladung auf der Lastkapazität C List Q = VDD x C L. Mittlerer Strom bei Frequenz f: I = f x Q.Die mittlere Leistung ist daherP = I x VDD = f x VDD 2 x C lWährend des Ladens wird ½ x C x VDD 2 im PMOS dissipiert, beim Entladen der Rest im NMOS.Dieser Anteil hängt nicht von den Transistoreigenschaften ab.⇒ Lastkapazität reduzieren⇒ Versorgungsspannung reduzieren⇒ Betriebsfrequenz reduzierenAngabe im Datenblattz.B. in µW / MHzLeistung[W]VDD = 3VVDD = 2VFrequenz[Hz]Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 30

Leistungsverbrauch (2)2. Dynamischer Kurzschlußstrom zwischen VDD und Masse während des SchaltensMan findet (mit β = β N= β Pund V T= V TN= V TP)P = (β/12)(VDD-2V T) 3 (τ/T)mit τ = Anstiegszeit, T = Periode⇒ Anstiegszeiten der Signale müssen kurz sein. (Selbst für Signale mit niedriger Frequenz!)2. Leckströme der Drain- und Sourcedioden. Hängt von deren Größe ab. P = VDD x I leak3. Leckstrom durch den Kanal (Subthreshold-Leakage, besonders bei niedrigen V Tin DSM Prozessen) Der Leistungsverbrauch eines Chips kann auch durch das Schaltungsdesign reduziert werden:- Weniger, optimierte Logik- Anzahl der Flanken (Pegelwechsel) reduzieren (Gray Code Zähler statt Binärzähler etc.)- Unbenutzte Teile abschalten- Parallelisieren, ...Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 31

Pass Gate LogikDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 32

Pass-Transistor Logik Ein- und Ausgänge werden durch Schalter verbunden. Diese implementieren die logische Funktion. Funktion ist nicht-inverierend. Beispiel: MultiplexerSelA 0!SelQA 1Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 33

Pass-Transistor Logik: Nur NMOS Schalter ? Gleiches Problem wie bei CMOS:NMOS Transistoren machen 'gute' Nullen, aber 'schlechte' Einsen. Genauer:VDDVDDDer PMOS ist nichtganz abgeschaltetVDDSpannung hier steigt nurauf VDD – k x VTN(k durch Substrateffekt)Problem: Statischer Stromverbrauch, Verlust an Störabstand Daher: NMOS und PMOS parallel schaltenDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 34

Pass Gate Logik Elementarer Block: Transmission Gate aus PMOS und NMOS. Symbol wie ein Absperrhahn.EnEnIOIOIOIO Beispiel Multiplexer!EnSel!EnA 1!SelQA 0SelNur 4 Transistoren!Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 35

MUX4Sel0A 3Sel1Sel1Sel0Q!Sel00001A 0A 1A 211A 310A 2Sel0!Sel1QA 1!Sel0A 0Sel1Sel0 12 Transistoren für 4 Bit ! Achtung: Zu viele (>4) in Serie geschaltete Transmission Gates führen zu hohen RC-Verzögerungen!Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 36

XOR mit Pass Gate LogikABA ⊕ BA000011101110BA⊕B!BMöglichkeit 1:MUX4 MOS + 2 Inverter!AAoutB B out BBA⊕BBMöglichkeit 2:Raffiniert!4 MOS + 1 Inverter!AA = 1 A = 0Vorsicht: Bei der Anschätzung der Geschwindigkeit muss man die MOS in den Schaltungen berücksichtigen,die die Signale A und B erzeugen!Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 37

Beispiel XOR – Raffiniert!ABA ⊕ B10B01A ⊕ B000011101110A0 1 10Nur 6 TransistorenWenn !A vorhanden ist: nur 4 Transistoren !Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 38

Tristate Ausgänge Soll eine von mehreren vereilten Signalquellen ausgewählt werden, so ist es bei verteilten Quellenvorteilhaft den Ausgang abschalten zu können ('high impedance', 'tristate', 'Z') Mehrere Quellen können dann abwechselnd auf ein Netz treiben. Man muß sicherstellen, daß kein Treiberkonflikt entsteht!en3en0en2en1Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 39

Gated Inverter Man kann bei gleicher Funktion das Layout vereinfachen:!Sel0!Sel0!Sel0Sel0Sel0Sel0 Die Schalttransistoren ('Sel') kommen nach 'innen' (nahe Ausgang), damit im abgeschalteten Zustand diekapazitive Last minimal ist.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 40

Tri-State Ausgang Die zwei in Serie geschalteten MOS des Gated Inverters kann man verhindern (Ausgangsstrom!), indemman Logik vorschaltet. Nicht-Invertierender Tri-State Buffer:en ⋅ inoutoutinouteninen ⋅ inen=0en=1 Sehr wichtiger Ausgangs-Typ in Bus-Systemen!Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 41

DifferentielleCMOS LogikDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 42

Differenzielle Logik Einige Logikfamilien erzeugen einen Ausgang Q und das Inverse !Q. Sie benötigen neben den Eingängen I 1,...,I Nmeist auch die Inversen !I 1,...,!I NVorteile: Es werden viel weniger Logikfunktionen benötigt, da durch Vertauschen von Signalen die Negationerreicht wird. Für Fan-In = 2 werden nur 2 Gatter benötigt. Frage: Wieviele für Fan-In = 3?AAA!AQ!AQ!AQB!QB!QB!Q!B!B!BA • BA • BA + !B = !A • B Auch Funktionen mit Zustandsspeicherung sind sehr kompakt Anstiegs- und Abfallzeit sind gleich. Man kann mit kleinerem Signalhub arbeitenNachteile: Es müssen doppelt so viele Signale verlegt werden Die Leistungsaufnahme bei 'full swing' Signalen wird verdoppelt Es werden mindestens 2N+2 Transistoren für ein Gatter mit einem FanIn von N benötigtDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 43

DCVS Logik DCVSL = differential (dual) cascode voltage switch logic Ein 'Latch' aus zwei PMOS Transistoren wird von zwei komplementären NMOS – pulldown Netzenumgeschaltet Durch positives Feedback ist das Umschalten sehr schnell, auch wenn die Eingangssignale langsam sindoutoutEingängeEingängePulldown:F(i)Pulldown:!F(i) = F'(!i)(duales Netz)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 45

DCVS ANDoutoutab a bPulldown:F = !(ab)Pulldown:!F = !!ab = !(!a+!b) Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau einer der viermöglichen Ausgangszustände ausgewählt wird.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 46

DCVS Inverter Simulation mit PSPICE mit sehr langsamen Eingangssignalen (Anstiegs/Abfallzeit = 1µs) Hier (W/L) P= (W/L) NVCCAusgang linksSimplePleftPrightSimpleEingang rechtsoutrightVVVoutleftVinleftVleftV1 = 0V2 = 5TR = 100nNleftSimpleNrightSimpleinrightVrightV1 = 5V2 = 0TR = 100nEingang linksAusgang rechts01µs ! Ausgang ist sehr schnell durch das positive FeedbackDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 47

Problem: Querstrom beim UmschaltenQuerstrom 300µADigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 48

DCVS XORa ⊕ ba ⊕ bbb b bABA ⊕ B000aa011011110 Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau zwei der viermöglichen Ausgangszustände ausgewählt werden.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 49

DCVS Beispiel mit 3 Eingängena+(bc)a+(bc)baac b cF= a + (b⋅c)F = a + (b ⋅c)= a⋅(b⋅c)= a⋅(b+ c)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 50

DCVS LogikVorteile: Statische Logik kein DC-Stromverbrauch Kleine Eingangskapazitäten Schnelles Umschalten durch positive Rückkopplung Volle CMOS Levels Weniger Gatter benötigt durch Verfügbarkeit der inversen Signale und durch komplexe LogikfunktionenNachteile: Mehr Transistoren 'Ratioed Logik': PMOS darf nicht zu groß sein Hoher Querstrom beim Umschalten. NMOS-Netz treibt 'gegen' den PMOS bis er umschaltet Höherer Routing-Aufwand durch komplementäre Signale Höherer dynamischer Leistungsverbrauch(Nicht so klar: Doppelt so viele Signale, aber kleinere Eingangskapazitäten)Ausblick: Es gibt auch differentielle CMOS Logikfamilien, die einen kleinen Signalhub haben Viele Vorteile, aber schwierigeres Design Sehr ähnlich wie ECL, aber mit MOS TransistorenDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 51

ECLDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 52

Zentrales Element von ECL: das differentielle Paar Der Strom im bipolaren Transistor ist I C ~ I S exp(U BE /U TH ).Dabei ist der Sättigungsstrom I S eine Bauteilkonstante, und U Th = kT/q ~ 26mV@300K die Temperaturspannung.I C1I C2⎛ V − V ⎞⎛ −= ⎜EV VICISexp1⎟,IC= ISexp⎜212⎝ UTh⎠⎝ UThE⎞⎟⎠V 1V 2⇒⎛ I ⎞⎛⎜C1I= − ⋅⎟ = − ⋅⎜C2VEV1UThln V2UThln⎝ IS⎠⎝ IS⎟ ⎞⎠V EI EE⇒⇒∆VIIC1C2=V1− V2= U⎛ ∆V= exp⎜⎝ UTh⎞⎟⎠Th⎛ I⋅ ln⎜⎝ IC1C2⎞⎟⎠IIEEC1=IC1+ IIC1C2= 1 +IIC2C1= 1 +e−xmitx=∆V / UThIIC1EExe=1 + ex=αmitx=∆UUThDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 53

Umschalten des differentiellen PaaresIICxe∆U1 = = α mit x = ⇒ V = V ± U ⋅1 + eUlnxIL ,IH ref Th1EE Mit α = 0.01 ergibt das nur 115 mV (unabhängig von I EE!) Kleiner Signalhub & die bipolaren Transistoren kommen nie in Sättigung ⇒ schnell.Thα− α SPICE Simulation:V2Q1Q25VIQ2N2222Q2N2222I0VdcV11mI1I EE=1mA99% bei115mV0Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 54

ECL ECL = 'Emitter Coupled Logik' - sehr schnelle Logik mit bipolaren Transistoren Ein differentielles Paar lenkt I EEin einen der beiden Lastwiderstände. Meist sind Ausgang und Komplement verfügbar. Signalhub: ∆U = I EEx R C« V CC: 'low swing' (bei ECL: ca. 800mV)LastwiderständeV CCV CCV CCR CV out1V inDifferenziellesPaarV RefV outLastdesE-FolgersV TRMI EEV EEStromquelleEmitter-Folger zumTreiben der Leitungenund der nächsten StufenDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 55

OR/NOR Gate mit mehr DetailsV CC2V CC20 V0 VAB~-1.3 VNOROR~-0.85 V~-1.75 VV EEV TERM-5.2 V ~ -2 VDifferentieller Verstärker Referenz EmitterfolgerDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 56

ECL: Differenzverstärker und EmitterfolgerV CC2Spannungen V' hier:- V CC2V CC2- V CC2-R C×I EENOR ORSpannungen hier:- V' - V BEABV refmuß zwischenV hiund V lo liegenV EE'Schlechte' Stromquellewird mit Widerstand(780Ω) implementiertV TERM(Großer) 'Pulldown'-Widerstand (~50kΩ) ziehtoffene Eingänge auf 'low'Pulldown Widerstände z.B. 50Ωoder 100Ω zur Anpassung an dieLeitungsimpedanzV TERMmeist > V EEzurReduktion desLeistungsverbrauchsDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 57

Erzeugung der ReferenzspannungV CC2GND907ΩV REF~ X - V BESpannung X durchresistiven Teiler +Dioden festgelegtV REFDioden zurTemperaturkompensation4.98kΩV EE-5.2VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 58

Wired-OR in ECL Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand. Diese 'Wired-OR' kostet keinerlei Resourcen und spart LeistungGatter1Gatter2V CC2 V CC2C+DV TERMA+BA+B+C+DDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 59

ECL Gatter 1967 Bipolar-Transistoren (und damit ECL) gab es lange vor CMOS !v ccv 1v 2R C1 R C2v 02ABEv 3v 01v bbBRR ER ECGROUNDCEBCn +n +n - p -p +n +Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 60

Zusammenfassung ECLVorteile: Statische Logik Sehr schnell (hohe Ströme, kleiner Hub, hohes g mder Bipolar-Transistoren), t p~ 50ps DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR')Nachteile: Hoher Stromverbrauch pro Gatter (100µA .. 1mA!) V REFmuss innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub insingle ended ECL = 800mV » 115mV NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen V CCund V EEersetzt werden) Inzwischen von DSM CMOS 'eingeholt'Verbesserung Differentielles ECL: Anstelle V REFwird ein zweiter Eingang benutzt. Man hat dann alle Vor/Nachteile von komplementärer Logik Differentieller Eingang hat relativ gute 'Common mode rejection'(Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert)PECL, LVPECL: Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 61

CMOS CMLDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 62

CML CML = 'Current Mode Logik' Gleiches Konzept wie Differential ECL aber ohne Emitter-Folger Kann auch in CMOS implementiert werden Der Strom wird im Schalterbaum nach links oder rechts gelenkt Durch das Fehlen des Buffers können große Lastkapazitäten schlecht getrieben werden. Problem ist der Last-'Widerstand':- Ausgangslevels müssen zum Eingang passen- Levels sollten nicht stark vom Strom AbhängenVDDVDD Schalterbaum ist wie bei DCVS Umschaltspannungen sind (in starker Inversion)höher als bei ECL, in schwacher Inversion vergleichbar.LastenQ !QSchalterbaum Einer der Vorteile:Konstantstromoperation - keine Spikes auf VersorgungDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 63

CML XORa ⊕ ba ⊕ bbb b baaDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 64

CML LATCHQ !QQ!Q!A AAQ!A !QInverter / BufferRückkopplung(wie bei CMOS)1 0 1 0Q!Q0 1 0 1Latch (Speicherzelle)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 65

TTLDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 66

Vorläufer: Diode-Transistor-Logik (DTL) Verwendung in früher (diskret aufgebauter) Logik Beispiel NAND2-Gate:V CCKnoten wird auf '0.7V'gezogen, sobald mindestenseiner der Eingänge 0V ist.Sonst ist er auf V CC-PotentialQAusgang istV CCoder (fast) MasseABTransistor ist'OFF' oder 'ON'Knoten ist (idealisiert)0V oder '0.7V' (wegen B-E-Diode)GNDv cc– Ausgangsstrom des High-Levels wird durch Pullup-Widerstand limitiert– Low-Level ist nicht ganz GND (wie bei P-Last Logik)Q+ Ausgänge können verbunden werden und bilden so ein 'Wired-AND' NOR Gate wird durch wired-AND gebildet: !(A+B) = !A ⋅ !BBNOR2ADigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 67

Frühe Transistor-Transistor-Logik (TTL) Eingangsstufe von DTL wird durch Transistoren ersetzt Beispiel NAND2-Gate:V CCKnoten ist (idealisiert)0V (A oder B = GND) oder'0.7V' (BE-Diode von M3)QA BM3C E En + n +n - p -n +Bp +ABGND Die Ansteuerung des Transistor-Gates ist verbessert Die Low-Level am Eingang müssen sehr niedrig sein (V IL= 0.8V bei V CC= 5V)! Ausgangsstrom des High-Levels immer noch durch Pullup-Widerstand limitiert. I L» I H Ausgänge können verbunden werden und bilden so ein 'Wired-AND'Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 68

TTL mit Totem-Pole Ausgang Ausgangsstufe wird durch zwei Transistoren ersetzt, die nach V CCoder Masse ziehen. Beispiel NAND2:V CC4kΩ 1.6kΩ 130ΩV CC/ 0.8VM3Diode verhindertStromfluß in M3for Q=GNDAB0V / 1.6VGND / 0.8VQV CC-ε / 0V1kΩ High-Level wird mit Transistor erzeugt,der abgeschaltet werden kann. Daher niedrigerer Stromverbrauch Kein 'Wired-AND' am Ausgang mehr möglich NOR Gates etwas komplizierter Verbesserungen: Schottky-Diode verhindern Sättigung der Transistoren ⇒ 74Sxx oder 74LSxx (low power)GNDNOR2Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 69

SPICE Simulation TTL Inverter4k1.6k130cQ4IinQ1aQ2VoutV(b) = V(c)0VdcVINVbVQ3VV21k5V0⇒ SPICE SimulationDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 70

TTL Familien Es gibt mehrerer verschiedene TTL Logikfamilien, die sich in der Geschwindigkeit, Leistungsaufnahmeund der Treiberfähigkeit (Fan-Out) unterscheiden. Grundidee bei den 'S' Familien ist der Einsatz von schnellen Schottky-Dioden (Metall-Si-Diode mit'Schwelle' von wenigen 100 mV), um die Sättigung der Bipolartransistoren (Kollektor wird wesentlichnegativer als Basis, so daß die Basis-Kollektor Diode leitet) zu vermeiden: Familien:- 74Sxx Schottky- 74LSxx Low Power Schottky- 74ASxx Advanced Schottky- 74ALSxx Advanced Low Power Schottky- 74Fxx Fast- ....¼ 7400Dioden kappennegative ¼ 74S00 ¼ 74LS00EIngangssignaleDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 71

BiCMOS Logik Durch die gleichzeitige Benutzung von Bipolar- und CMOS Transistoren auf einem Chip hat man mehrMöglichkeiten. Meist werden die bipolaren Transistoren in Treiberstufen eingesetzt, um effizient hohe Kapazitätenumzuladen In den meisten Technologien sind bipolare Transistoren jedoch nicht verfügbar...Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 72

Vergleich einiger Logikfamilien CPL = 'Complementary Pass Transistor Logik': Differentielle Pass-Transistor Logik mit NMOS Transistorenmit (technologisch) reduzierter Schwelle. Die Vorteile der Dynamischen Logik werden durch Zeitbedarf für Precharge und die Probleme beimHintereinanderschalten mehrerer Stufen relativiertDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 73

Bipolare Logiken (TTL, ECL) auf dem Rückzug Mit NMOS und PMOS mehrere Möglichkeiten:- CMOS- P-Last-Logik- Pass-Gate-Logik- Dynamische Precharge Logik- Differentielle Logiken- andere...Zusammenfassung Absoluter Mainstream (≥ 95%) ist CMOS Andere Typen in Nischen (Decoder, Sensorik, 'handoptimierte' Blöcke wie Addierer oder Multiplizierer...) Als diskrete ICs entstehen immer neue Familien mit feinen Unterschieden:- Versorgungsspannung- Treiberfähigkeit- Dynamischer Stromverbrauch vs. Geschwindigkeit- Signalpegel- Kompatibilität mit anderen Familien (z.B. mit TTL: Schwelle muss niedriger liegen)Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 74

GTL Ausgangspegel Sender hat NMOS Open-Drain Ausgang Externe Terminierung zu einer (niedrigen) Spannung VTT definiert High-Pegel Niedrige Signalpegel reduzieren Elektromagnetische Emissionen (EMI) und Verlustleistung Sender begrenzen z.T. die Anstiegszeit der Signale (zu schnelle Signale stören die Umgebung, EMI) Kann als Pegelwandler ('Level-Shifter') benutzt werden: i.A. VTT ≠ VDD Empfänger vergleicht Signal mit einer Schwelle, die aus VTT erzeugt wird. Sie liegt >VTT/2, da der low-Pegel nicht ganz Null sind. Busse bilden Wired-AND Funktion Störabstand ist recht klein VTT = 1.2V für GTL, VTT = 1.5V für GTLP (GTL ‚Plus‘, etwas höherer Störabstand)SenderVTTVTTEmpfänger1.2VVTTR0.85V0.80V0.75VV IHV refV ILVref0.4VV OL2RDifferentiellerEmpfängerGNDPegel fürVTT=1.2VDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 75

Single ended: TTL CMOS ECL GTLSignalpegelNiedrige Low-Levels, Asymmetrische Treiberfähigkeit. Signale daher meist active low.Unbenutzte Eingänge mit Pullup auf VCC legen.Rail-to-rail Ausgänge, Schwelle auf halber Versorgung. Symmetrische Ausgänge.Davon abweichend: Spezielle Familien mit Kompatibilität zu TTLNegative Spannungen von ~-0.85V und ~-1.75V. Auch PECLOpen Drain Ausgang mit niedriger Terminierungsspannung.Kleiner Swing, High-Speed.Niedriger StörabstandDifferentiell: ECL LVDS CMLnegative Pegel. Auch PECL (5V) oder LVPECL (3.3V)Bis 10 Gbps !1990 von National Semiconductor eingeführt.Treiber: +1.25V±175mV (d.h. 350mV Hub)Empfänger: Differenzverstärker mit Hysterese von 100mV.Hoher Common-Mode-BereichAbschluß meist differentiell mit 100 oder 110Ω.Viele andere Varianten. 'Low Power'. Bis 2.5Gbps!Nicht gut standardisiert. Meist Point-to-Point.Entsteht aus CML Logik, wenn Last in den Empfänger-IC verlagert wird.Low Swing. Sehr schnell.Externe Signalleitungen können auf konstanten Potential gehalten werden.Digitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 76

SignalpegelQuelle: Texas InstrumentsDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 78

Ein paar Logik-FamilienDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 79

Vergleich Geschwindigkeit / TreiberfähigkeitDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 80

Entwicklung LogikfamilienQuelle: Texas InstrumentsDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 81

'Glue Logik'CSP:- 1.35 × 0.85mm 2- 0.5mm dick- bump ∅ = 170µm- auch bleifreiDigitale Schaltungstechnik 2005 - LogikfamilienP. Fischer, TI, Uni Mannheim, Seite 82