Einführung - Lehrstuhl für Schaltungstechnik und Simulation

Digitale Schaltungstechnik
Sommersemester 2006
Prof. Dr. P. Fischer
Digitale Schaltungstechnik 2006 - Einführung
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Organisatorisches
Vorlesung:
Termin: Mo 15:30 – 17:00 (Block 5)
Di 12:00 – 13:30 (Block 3) (insgesamt 24 Termine)
Ort: B6, A1.01
Dozent: Prof. Dr. P. Fischer, B6, 26, Raum B3.02, Tel. 2735, peter.fischer@ti.uni-mannheim.de
Sekretariat Frau Wunsch, B6, 26, Raum B3.03, Tel. 2733, wunsch@ti.uni-mannheim.de
Übung:
Große Übung: Mi 8:30 – 10:00 (Block 1) in B6, A1.01
Übungsleiter: Dipl. Inf. Christian Kreidl, B6, 26, Raum B3.07, Tel. 2727, christian.kreidl@ti.uni-mannheim.de
Prüfung:
Klausur vor Beginn des Wintersemesters
Die Arbeiten in der Übung sind Teil des Prüfungsstoffs (also Verilog!)
Internet:
http://sus.ti.uni-mannheim.de/Lehre/DSTVorlesung06
http://uxibo.de/uxipedia
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Praktikum & Vorlesung
Im Praktikum werden digitale Designs auf einem USB Board
implementiert, das einen programmierbaren Xilinx ICs und ein
Video-Interface enthält.
Die UXIBOs werden an Zweiergruppen ausgeliehen und
können mit nach Hause genommen werden. Dort kann
auf dem eigenen PC (Windows, zur Not Linux) gearbeitet
werden.
Infos zum UXIBO auf der LS-Seite oder im WiKi
http://uxibo.de/uxipedia
Beginnend mit einfachen logischen Verknüpfungen soll am
Ende ein Videospiel implementiert werden
(Game of Life, Screensaver, …).
Andere Ideen sind willkommen!
Designs werden z.T. als Schaltpläne eingegeben, hauptsächlich aber in der Hardware-Beschreibungssprache VERLIOG.
In der VL gibt es 3 Doppelstunden zu Verilog, aber richtig erlernen kann man das nur durch Übung!
Verilog ist ein wichtiges Werkzeug in der Vertiefung ‚Hardwareentwurf‘
Um so weit zu kommen, werden die für die Arbeit mit den programmierbaren Bausteinen nötigen Grundlagen so früh wie
möglich behandelt.
Der Aufbau von Transistoren, Herstellungstechnologie, Innenleben der Bausteine etc. werden daher erst im zweiten Teil
des Semesters behandelt.
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Umfrage
Was ist n-Dotierung
Wie funktioniert ein Bipolartransistor / ein MOS Transistor Was ist der Early – Effekt
Wie werden Chips hergestellt
Aus wie vielen Transistoren besteht ein CMOS NAND Was ist ECL
Was ist ein PAL
Wer kennt ABEL / Verilog
Was ist ein Flipflop Wie ist ein Binärzähler aufgebaut
Was ist ein Tri-State-Ausgang
Was ist eine Karnaugh-Map
Was ist das Zweierkomplement
Wie werden float Zahlen implementiert
Wie funktioniert ein Carry-Lookahead Addierer
Was ist Booth-Encoding
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Inhalt der Vorlesung I
Einführung & Motivation
Historische Übersicht: Entwicklung der Technologie, Firmen und Leute
Exponentielles Wachstum – Moore's Law
Kombinatorische Logik
Zustände und Zahlendarstellung
Boolsche Algebra, Regeln der Schaltalgebra
Two-Level Logik / Multi-Level Logik
Beschreibungen von Funktionen: Tabelle, K-MAP, Gatter, Verilog, ...
Elementare Gatter, Decoder, Multiplexer, Code-Umsetzer, ...
Kompliziertere Funktionen: Halbaddierer, Volladdierer, Komparator, ...
Arithmetik: Addierer, Subtrahierer und Multiplizierer
Digitale Simulation
Hardware-Beschreibung mit Verilog
Syntax
Beschreibung kombinatorischer Schaltungen
Beschreibung sequentieller Schaltungen
Beispiele
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Inhalt der Vorlesung II
Sequentielle Logik
Flipflops, Setup- und Hold- Zeiten
Systematischer Entwurf von Schaltwerken ('Automaten')
Zustandskodierung (Minimum Bit Change, One Hot)
Zähler, Schieberegister, ...
Pipelining
Programmierbare Logikbausteine
PLD-Strukturen: PAL, PLA, LCA
Beispiel: Altera, Xilinx, Actel, etc., Beispiele für aktuelle Bauteile
Computergestützter PLD-Entwurf
Logiksynthese
Logikminimierung
'Design Flow' für Standardzellen / Full Custom Designs
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Inhalt der Vorlesung III
Diode und Transistor
Dotierung, Bändermodell, Elektronen und Löcher, Sperrschicht
Diode, Kennlinie, Kapazität
MOSFET (einfaches Modell in starker Inversion, linearer Bereich und Sättigung)
Bipolartransistor
Herstellungstechnologie
Logikfamilien und Signalniveaus
NMOS, CMOS, TTL, ECL, PECL, LVDS, Pass Gates, CML
Logikfamilien, Signalpegel, Störabstände
Open drain, Wired-OR, Tri-State
Speicher
ROM
EPROM, EEPROM, Flash-EPROM, ....
statische RAMs
dynamische RAMs
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Literatur
1. Für viele Themen die meisten Bücher über digitales Design
2. Contemporary Logic Design
R. Katz, Addison-Wesley 1994, ISBN 0-201-53376-6, 91 € (Amazon)
Klassiker für CMOS Design, bezahlbar, einfach zu lesen
3. Digital Integrated Circuits: A Design Perspective
Jan M. Rabaey, Prentice Hall 1985, ISBN 0-13-178609-1, 165.75 € (Amazon)
Stärker Hardware-orientiert
4. Halbleiter Schaltungstechnik
U. Tietze, C. Schenk, Springer, 80 € (Amazon)
In UB
5. Digitaltechnik
K. Beuth, Vogel Fachbuch, ISBN 3-8023-1755-6, 34.80 € (Amazon)
6. Logischer Entwurf digitaler Systeme
H. Liebig, S. Thome, Springer 1996, ISBN 3-540-61062-6, 45 € (Amazon)
Schwerpunkt liegt auf funktionaler Ebene. Wird in der Rechnerarchitektur eingesetzt.
7. Principles of CMOS VLSI Design
Neil H. E. Weste, K. Eshraghian, Addison-Wesley 1994, ISBN 0-201-53376-6, 91 € (Amazon)
Klassiker für CMOS Design, einfach zu lesen
8. Verilog Tutorials gibt es im Netz – gute Links bitte weiterleiten !
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Digital vs. Analog
'Wir leben in
einer digitalen
Welt'
Aber:
Wir leben in
einer analogen
Welt !
Alle 'Meßgrößen' unserer Umwelt (Licht, Töne, Temperatur, elektrische Spannungen, Druck etc..) sind
analog.
Die analoge Verarbeitung und Übertragung ist daher 'natürlich':
- Telefon, Fernsehen, Musikaufnahme und Wiedergabe (Band, Schallplatte), Temperaturregelung, analoge Computer!
Analoge Signale sind jedoch störanfällig und 'ungenau'. Daher waren z.B. Computer schon sehr früh digital.
Mit den schnell steigenden Möglichkeiten der Digitaltechnik werden immer mehr analoge Signale durch
digitalisierte Werte ersetzt:
Analog
Digital
Wandler
Digitale
Verarbeitung und
Übertragung
Digital
Analog
Wandler
Der 'Aufwand' für die Analog-Digital und Digital-Analog-Wandlung ist geringer als der Vorteil der digitalen
Verarbeitung
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Die digitale Welt
Maus,Touchpad
Interfaces
SoundKarte
Mikrofon
CPU
RGB DAC
Web-CAM
Internet
Analog-Modem
Analog-Modem
CPU-Temperatur
Grafikkarte
RAM
Lüftergeschwindigkeit
Vorteile der digitalen Verarbeitung:
- Störsicherheit, auch bei hohen Geschwindigkeiten. Möglichkeiten der Fehlererkennung und Korrektur
- Hoher dynamischer Bereich / hohe Auflösung
- Robuste Architekturen
- Wiederverwertbarkeit von Design-Lösungen
- Einfache Portabilität zwischen unterschiedlichen Technologien
Aber: Wir leben in einer analogen Welt: digitale Signale sind analoge Signale!
- Zum Verständnis und zur Optimierung (z.B. der Geschwindigkeit) werden die Grundbauelemente als analoge
Schaltungen betrachtet.
- RAM-Leseverstärker, Leseverstärker von Platten, IO-Zellen etc. sind analoge Baugruppen!
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Beispiel: Analoger Musik-Synthesizer
Tastatur
Exponentiator
Hüllkurvengeneratoren
Voltage
Controlled
Oscillator 1
Voltage
Controlled
Filter 1
Voltage
Controlled
Amplifier 1
Voltage
Controlled
Oscillator N
Voltage
Controlled
Filter N
Voltage
Controlled
Amplifier N
Rausch-
Generator
LF-Generator
Verzerrer
Moog, ca. 1970, > 25 Patente...
Mischer
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„Swiched On Bach“
Revolutionäre 'Sounds', z.B. Walter Carlos: 'Switched On Bach' ...
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Digitaler Synthesizer ('Sound Karte')
Steuerung vom PC aus
Digitale
Erzeugung der
Ausgangswerte
Digital
Analog
Wandler
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Der Kreis schließt sich…
www.arturia.com: Software-Emulation des Moog Modular 5 u.a.
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Beispiel: Analoges Echo/Hallgerät
Einstellung Verstärkung
Verstärker
Hallspirale
Verstärker
Addierer
Mehrfache Wiederholung erreicht man durch Rückkopplung des Ausgangssignal auf den Eingang
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Digitales Hallgerät
Einstellung
Verzögerung
Einstellung
Verstärkung
ADC
Verzögerung
(Schieberegister /
Ringspeicher)
X K
Addierer
DAC
20 Bit ADC/DAC, 32 Bit Verarbeitung
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Digitales Hallgerät – Praktische Realisierung
ADC
Digitaler Signalprozessor
DAC
20 Bit ADC/DAC, 32 Bit Verarbeitung, gleichzeitig digitale Filter, Raumsimulationen, ...
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Implementierung von Digitalen Schaltungen
Komplexität (#Transistoren)
Ultra Large
Scale
Integration
(ULSI)
Large Scale
Integration
(LSI)
Small Scale
Integration
(SSI)
Prozessoren
Very Large
Scale
Integration
(VLSI)
Medium Scale
Integration
(MSI)
Komplexe
programmierbare
Logik
(CPLD)
Einfache
programmierbare
Logik
(PLD)
Semi Custom
Gate
Arrays
Structured
ASIC
Standard
Zell
Designs
Full Custom
Full
Custom
Chips
Universell verwendbar
'general purpose ICs'
Spezieller Einsatzbereich
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'Small Scale Integration'
Ab ~1960: Digitale Bauelemente enthalten einfache Funktionen:
- 4 Gatter, 1 Decoder, 4 Bit Zähler
- Dazu 'kleine' Speicherbausteine
- ICs im Dual-In-Line (DIL) Gehäuse
Meist nur ein- oder doppelseitige Platinen ('PCB': Printed Circuit Board)
Beispiel: Drucker-Interface für den AppleII Computer:
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Beispiel für SSI ICs
74LS00: 4 fach NAND
74LS90: 4 Bit Decade-Zähler (0..9)
5V, 7 mW, t PD =10 ns
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5V, 45 mW, f max =16 MHz
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'Medium Scale Integration'
Ab ~1970: Komplexere ICs, z.B. einfache Mikroprozessoren (6502, 8080)
Beispiel: Apple Computer (1977, 8Bit, 1 MHz). RAMs mit 8k x 1 bit, ROMs mit 8kx8 bit
Video
CPU
RAM
ROM
'Glue
Logic'
(Klebe-
Logik)
Diese vielen IC haben
'wenig' Funktion.
Kann man sie ersetzen
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Einfache programmierbare Logik
Chips enthalten regelmäßige Strukturen aus UND und ODER Elementen, die vom Kunden für eine
spezielle Anwendung programmiert werden können ('semi custom')
Zunächst nur einmal programmierbar (One-Time-Programmable, OTP), dann UV-löschbar, dann
elektrisch löschbare Typen
Verschiedene Varianten haben Flipflops am Ausgang, so daß auch Zähler etc. erzeugt werden können
PLA
Zum Herausfinden des Programmiermusters sind erstmals notwendig:
- Beschreibungssprache für die Logik (meist 'ABEL')
- Software, die die gewünschte Funktion mit den technischen Möglichkeiten des Bausteins
darstellt ('Synthese-Tools')
- Software und Hardware zum Programmieren der Bausteine
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Beispiel PALCE 16V8
Fortgeschrittenes PAL (feste ODER-Struktur)
8 Eingänge, 8 Ausgänge (können als Eingänge geschaltet werden), 20 Pins (+ OE, CLK, GND, VDD)
Ausgänge mit FFs oder kombinatorisch, programmierbare Polarität, Tri-state programmierbar
Ausschnitt
(2/8 Ausgängen)
Werden
programmiert
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Komplexere programmierbare Bausteine
'Field Programmable Gate Arrays' FPGAs (z.B. Xilinx, 1984):
Slew
Rate
Control
Passive
Pull-Up,
Pull-Down
Vcc
D Q
Output
Buffer
Pad
Q D
Delay
Input
Buffer
IO Block
C1 C2 C3
C4
H1 DIN S/R EC
S/R
Control
G4
G3
G2
G1
G
Func.
Gen.
D IN
F'
G'
H '
D
SD
Q
C L B
S w itc h
M a tr ix
C L B
F4
F3
F2
F1
F
Func.
Gen.
H
Func.
Gen.
G'
H'
D IN
F'
G'
H '
1
S/R
Control
EC
RD
D
SD
Q
Y
C L B
C L B
Switch matrix
K
Logic Block
H'
F'
1
EC
RD
X
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FPGAs: Xilinx - State of the Art ()
Moderne FPGAs bestehen aus einem Pool von
Logikblöcken, RAM, Multiplizierer,..., die 'frei'
verdrahtet werden können
Die meisten Chips können inzwischen beliebig
oft umprogrammiert werden
Damit ist sehr schnelle und flexible Produktentwickung
möglich. Viele 'Full custom' Designs
werden unnötig
Xilinx Patent 4,706,216
'Configurable Logic Element' (1984)
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Was in den neuesten Xilinx Chips steckt
ca. $100
(Einzelstücke)
ca. $2000
(Einzelstücke)
ca. $180
(Einzelstücke)
(Preise Stand 2003)
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Kundenspezifische Chips
Für Massenanwendungen (PCI Interface, CD-Player, MPEG-Decoder, Ethernet Chip, ...) sind die
FPGA-Lösungen zu teuer.
Die Entwicklung eines auf die Anwendung genau zugeschnittenen Designs ('Full Custom') kann sich lohnen.
Andererseits erfordert es viel Zeit, Personal und Know-How, einen Chip 'von Null' zu entwickeln
Kosten
Kosten als Funktion des Produktionsvolumens
Full custom
Bei kleinen Stückzahlen
sind die
Entwicklungskosten für
full custom hoch
Die Kosten mit 'Commercial
Of The Shelf' (COTS)
sinken bei großen
Stückzahlen nicht mehr
Diskret aufgebaut
'Break-Even'
hängt von erreichtem
Produktionsvolumen ab.
Produktionsvolumen
Ein weiterer Vorteil von full custom Chips ist der Schutz vor Kopien (Sicherung der 'Interlectual Property')
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Gate Array / Sea of gates / ‘gate forest’ / (structured ASIC)
A
1 2
B
I/O Pads
3 4
OUT
Gatter /
Vorstufen von
Gattern
Platz für Leitungen
(Routing channel)
Ein Chip mit einer große Anzahl an NICHT verdrahteten Gattern / Transistoren wird vorfabriziert
Die gewünschte Funktion wird durch kundenspezifische Verbindungen in wenigen (und nur mit
den) Verdrahtungsebenen erreicht
+ Relativ geringe Kosten (nur 2-3 Metalllagen müssen für den Kunden produziert werden)
− Dichte nicht optimal (Gatter bleiben ungenutzt, mache Funktionen sind mit den vorhandenen Gattern
nicht optimal zu implementieren).
− Performance nicht besonders hoch
‚Structured ASICs‘ bieten auch komplexe Blöcke (CPU, RAM, ADC…)
Gate Arrays und Sea of Gates inzwischen wenig gebräuchlich – Structured ASICs sind im Kommen
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Zusatz: Structured ASIC
Eine Variante der Gate / Cell Arrays mit eingebetteten Spezialblöcken
Wird von einigen neuen Firmen (Synplicity, LSI Logic) propagiert:
- Einmalkosten für Ingenieurdienstleistung/Entwicklung (NRE - costs = non recurring engineering costs) werden bei den
modernen Technologien immer höher. Das ist z.T. nicht mehr finanzierbar.
Kosten für Chipentwicklung (lt. Markt & Technik 14/2004) für ASIC in 0.13 µm Technologie:
- Personalkosten (46%)
- EDA Tools (17%)
- Maskenkosten (16%)
- Rechenleistung (ca. 16%)
- übergeordnete Kosten
Beispiel LCA Entwicklung (Altera):
- Entwicklung der ‚Stratix‘-Chipfamilie: 75 M$
- Entwicklung der ‚Stratix II‘-Chipfamilie in 90nm Technologie: 130 M$
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Standardzellen
Der Chiphersteller stellt eine Bibliothek mit (vielen) verschiedenen 'StandardZellen' (Gatter,
Multiplexer, kompliziertere Blöcke wie Zähler, Addierer, ... auch RAMs, IO Pads...) zur Verfügung
Die Standardzellen haben alle ähnliche Geometrie und können so auf 'Schienen' nebeneinander plaziert
werden). Masse und die Versorgungsspannung sind 'automatisch' angeschlossen.
Die Verbindung der Zellen erfolgt dann in 'Routing channels'
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Standardzellen
Der Kunde setzt seine Schaltung aus den verfügbaren Standardzellen so zusammen, daß die Fläche und
die Performanz möglichst noch ist. (Hardwarebeschreibung ⇒ Synthese einer Netzliste). Simulation!
Dieser Synthese-Vorgang ist kompliziert !
Ein Layout des Chips wird generiert, indem die Zellen in Zeilen plaziert werden. Die Versorgungsspannungen
sind automatisch verbunden. Die Zeilen werden untereinander mit einem X-Y-Raster
angeschlossen.
Die 'optimale' Plazierung der Zellen ist eine schwierige Aufgabe!
Die Ein-Ausgänge der Zellen werden entsprechend der Netzliste verbunden
Dieser 'Routing' ist im Detail kompliziert!
Bei Technologien mit >2-3 Metalllagen wird die Verdrahtung über den Zellen gemacht. Das spart viel
Platz und erleichtert den Arbeitsschritt sehr.
Die durch die Verdrahtung eingeführten Verzögerungen müssen anschließend erneut simuliert werden !
Designs enthalten z.T auch spezielle 'full custom' Zellen (spezielle analoge Funktionen, spezielle IO
Pads,...)
Jeder Chip ist völlig anders. Alle Technologieschritte müssen für den Kunden durchgeführt werden
− Relativ hohe Entwicklungskosten
+ Sehr hohe Performance
+ Kleine Chips
z.Z. sehr attraktive Möglichkeit, wenn Know-How und notwendige Infrastruktur vorhanden
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Beispiel eines kleinen Standardzellen-Chips
Zeilen von Standardzellen
Full Custom
Block
Ring für Versorgungsspannungen
IO Pads
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Etwas größer: 'Event Builder' für die Teilchenphysik
Der genaue Inhalt der Full-
Custom Blöcke ist dem
Kunden u.U. nicht bekannt.
Der Hersteller fügt das
'geheime' Innenleben erst
vor der Herstellung ein.
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Sehr großes Standard-Zell Design: ATOLL
Entwickelt am LS Rechnerarchitektur hier in Mannheim
Schnelles Interface mit sehr kleiner Latenz zum Aufbau von Rechnernetzen
5 Millionen Transistoren
0.18 µm Technologie
64 bit 133 MHz PCI-X Interface
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Fertige komplexe Baugruppen
IP – Cores: Bestimmte Funktionsblöcke können als 'Intellectual Property – Cores' eingekauft werden
Werden vom Hersteller der Technologie oder von spezialisierten Firmen angeboten
Angeboten werden
- 'soft cores' - source code der Hardwarebeschreibung
- 'hard cores' - (optimierte) layouts
Beispiele:
- Mathematische Funktionen (Multiplizierer, Sinus, FFT,...)
- Speicher
- Fehlererkennung, Fehlerchecks
- Prozessoren
- DSPs
- BUS-Interfaces (PCI, I2C, JTAG)
- Peripheriebausteine
- PLL, DLL
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Full Custom Chips
Das Layout des Chips (auf Transistorebene) wird vom Kunden erstellt.
Notwendig zur Implementierung von speziellen Funktionen / Techniken (analoge Chips, ungewöhnliche
Logikfamilien für die keine Standardzellen existieren, ...)
+ Besonders effiziente Schaltungen mit höchster Performance
+ Besonders kompakte Layouts
+ Herstellungskosten < Standard Zellen (da kleinere Chips)
- Lange Entwicklungszeit, erfordert viel Know-How ⇒ Entwicklungskosten > Standard Zellen
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Optimierung durch Full Custom Design
Beispiel D-Latch
Latch aus Gattern
D
Enable
Q
Q
18 Transistoren
Latch aus Transistoren
Enable
D
Enable
schwacher Inverter
Q
Q
6 Transistoren !
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Full Custom Chip: Pentium Prozessor
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Gate Array, Semi-Custom, Full-Custom ICs
Gate Array
Standard Cell
Flächen: ~3:2:1 für gleiche Funktion
Full Custom
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Grob-Ziele der Vorlesung
Verständnis der zugrunde liegenden Hardware
Aufbau der Grundbausteine digitaler Schaltungen aus Transistoren
Unterschiedliche 'Logikfamilien', Signalpegel etc.
Elementare Grundbauelemente (Gatter, Multiplexer, ...)
Komplexere Module (Addierer, Multiplizierer, ...)
Getaktete Schaltungen
Programmierbare Logikbausteine
Funktion und deren Beschreibung
Bool'sche Algebra, Schaltalgebra, Minimierung
Funktionale Beschreibung (Hardware-Beschreibungssprachen)
Erzeugung von Funktionen mit gegebenen Hardware-Resourcen
Strategien zum Entwurf von Schaltungen (Schaltpläne, Synthese) und
Simulationswerkzeuge
Praktische Erfahrung im FPGA Design
In der Übung
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P. Fischer, TI, Uni Mannheim, Seite 40