Design Flow und Verilog (v. Matthias Harter)

Gajski Y-Diagramm 

Verhalten 

Spezifikation 

Algorithmus 

Boole‘sche 

Gleichungen 

RTL 

Transistoren 

Differenzialgleichungen 

Geometrie 

ALU, MUX, 

Register 

Polygone 

Zellen 

CPU, 

Speicher 

Gatter 

Floorplan 

Geometrische 

Partitionierung 

Struktur 

Blockschaltbild 

• 3 Achsen für 3 Formen der 

Beschreibung eines Systems 

• Außen: hoher Abstraktionsgrad und 

geringes Maß an Detailinformationen 

• Innen: geringer Abstraktionsgrad und 

hohes Maß and Detailinformationen 

• Fertigungstechnologie (Lithographie) 

gibt zwingend vor: Polygone als 

Beschreibungsform 

DST SS2003 - Hardware Description Languages 

SuS@TI, Seite 1

Verhalten: Spezifikation 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Beschreibung des Systemverhaltens in 

natürlicher Sprache 

• Hohe Form der Abstraktion, wenig Details 

• Aufgabe eines Hardware-Entwicklers: Diese 

Beschreibungsform in eine exaktere und 

detailreichere Form überführen 


SuS@TI, Seite 2

Verhalten: Algorithmus 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Entscheidender Schritt: 

Entwurf eines Algorithmus für 

das Verhalten des Systems 

• Ziel der EDA: Möglichst alle 

nachfolgenden Schritte 

automatisieren 


SuS@TI, Seite 3

Verhalten: RTL 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

ALU, MUX, 

Register 

Polygone 

Zellen 

CPU, 

Speicher 

Gatter 

Struktur 


Register 

Transistoren 


Kombinatorische 

Logik 

Register 

Floorplan 

Geometrische 


Geometrie 

• Register-Transfer-Level (RTL) 

• Verbindet den Algorithmus mit physikalischen 

Elementen (Register bzw. Flip-Flops) 

• Bietet genügend Details für Automation aller 

nachfolgenden Transformationsschritte der 

Beschreibungsform 

• Allerdings: Hardware-Entwickler müssen die 

automatischen Tools sukzessive mit zusätzlichen 

Informationen unterstützen 

• Außerdem: Kontrolle des Transformationsprozesses 

und ggf. manuelle Eingriffe nötig 

• Wichtigste Form der Beschreibung in HDLs 


SuS@TI, Seite 4

Verhalten: Boole‘sche Gleichungen 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Übergang von RTL zu den Boole‘schen 

Gleichungen für Entwickler sehr aufwendig 

• Gleichungen können redundante Terme 

aufweisen 

• Gewinn durch so detailreiche Beschreibung für 

den Entwickler gering, Aufwand jedoch hoch 

• In den Anfängen der EDA-Industrie: Häufig 

verwendete Form der Beschreibung eines 

digitalen Systems 

• Vertreter aus diesen Tagen: ABEL HDL 

(Advanced Boolean Equation Language) 


SuS@TI, Seite 5

Verhalten: Differenzialgleichungen 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Herleitung der Differenzialgleichungen aus der 

Spezifikation des Verhalten eines Systems für 

Entwickler: 

- Sehr aufwendig 

- Nahezu unmöglich für komplexe Systeme 

• Daher: Geringe praktische Bedeutung für den 

Entwurf digitaler Systeme 

• Bei analogen Schaltkreisen: Simulation der 

Schaltung auf dieser Ebene mit SPICE 

- Unnötig, da viel zu detailreich 


SuS@TI, Seite 6

Struktur: Blockschaltbild 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Hohe Abstraktion ähnlich der sprachlichen 

Spezifikation des Verhaltens 

• Häufig verwendete Form der Beschreibung für 

Anwender, z.B. in Handbüchern und 

Datenblättern 


SuS@TI, Seite 7

Struktur: CPU, Speicher, etc. 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

Gatter 

CPU, 

Speicher 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Memory CPU IO 

Geometrie 

• Weitere Aufteilung des Blockschaltbilds in seine 

Bestandteile 

• Kann bereits genügen, um ein digitales System zu 

beschreiben und zu implementieren 

• Beispiel: PC aus Standardkomponenten (Mainboard, 

Speicher, Prozessor, Grafikkarte, usw.) 


SuS@TI, Seite 8

Struktur: ALU, MUX, Register, etc. 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Stellt Ebene der Schaltplan-Eingabe (schematic 

entry) in vielen modernen Entwicklungstools für 

digitale Systeme dar 

• In Altera MAX+Plus führt diese Ebene durch 

Verwendung von parametrisierbaren Blöcken 

(LPMs) bereits zu lauffähigen Systemen 


SuS@TI, Seite 9

Struktur: Gatter 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

Gatter 

CPU, 

Speicher 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Vergleichbares Maß an Details wie bei 

Boole‘schen Gleichungen 

• Ähnliche Probleme (redundante Terme) 

• Bereits hoher Aufwand für Entwickler nötig, aber 

immer noch praktikabel bei kleinen Systemen 

• Gute Kontrolle der verbrauchten Ressourcen 


SuS@TI, Seite 10

Struktur: Transistoren 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

Polygone 

Gatter 

CPU, 

Speicher 

Struktur 


Zellen 

Floorplan 

Geometrische 


Geometrie 

• Herleitung der Verschaltung der Transistoren 

aus der Spezifikation des Verhalten oder dem 

Blockschaltbild für Entwickler: 

- Sehr aufwendig 

- Nahezu unmöglich für komplexe Systeme 

- Unnötig bei den meisten digitalen Systemen 

• Daher: Geringe praktische Bedeutung für den 

Entwurf digitaler Systeme 

• Ausnahme: Bei der sog. Charakterisierung von 

Zellbibliotheken 

• Wichtig und weiterhin eingesetzt beim Entwurf 

analoger Systeme 


SuS@TI, Seite 11

Geometrie: Geometrische Partitionierung 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

Polygone 

CPU, 

Speicher 

Gatter 

Struktur 


Leiterplatte 3 



Zellen 

Floorplan 

Geometrische 


Chip 1 Chip 2 

Geometrie 

Chip 3 

• Aufteilung des Systems auf mehrere 

Leiterplatten oder Chips 

• Bisher noch geringe Unterstützung durch 

Entwurfsautomation, da die Elemente zu 

heterogen sind 


SuS@TI, Seite 12

Geometrie: Floorplan 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Bei ASICs und Full-Custom: Freie Wahl 

der Lage der I/O Zellen, Speicher-Module, 

Stromversorgungs-Leitungen, Analog- 

Teile, etc. 

• Bei FPGAs, CPLDs: Wahl der I/O Zellen, 

Speicher-Module und Analog-Teile unter 

den bereits vorhandenen und fixen 

Ressourcen 


SuS@TI, Seite 13

Geometrie: Zellen 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Geometrie 

• Bei ASICs: Automatische Plazierung von 

sog. Standard-Zellen 

• Bei Full-Custom: Manuelles Plazieren 

von Einheiten beliebiger Größe 

• Bei FPGAs und CPLDs: Fix! 


SuS@TI, Seite 14

Geometrie: Polygone 

Verhalten 

Spezifikation 

Algorithmus 

RTL 

Boole‘sche 

Gleichungen 

Transistoren 


ALU, MUX, 

Register 

CPU, 

Speicher 

Gatter 

Struktur 


Polygone 

Zellen 

Floorplan 

Geometrische 


Entwurfsziel 

Geometrie 

• Gesamtheit der Polygone ergeben das Layout zur 

Maskenherstellung 

• Layout beschreibt den Chip vollständig und 

dient direkt der Fertigung 

• Daher: Ebene der Polygone ist das Entwurfsziel 

• Bei FPGAs und CPLDs: Fix! 


SuS@TI, Seite 15

Hardware Description Languages 

Verhalten 

Spezifikation 

Manuelle 

Implementierung 

Automatische 

Implementierung 

Algorithmus 

Boole‘sche 

Gleichungen 

RTL 

Transistoren 


Geometrische 


Geometrie 

Polygone 

Zellen 

ALU, MUX, 

Register 

Floorplan 

CPU, 

Speicher 

Gatter 

Verilog, VHDL 

Struktur 

Synthese 

RTL 

Gatter 


• Mit HDLs können das Verhalten 

und die Struktur beschrieben 

werden 

• Keine Beschreibung der 

Geometrie mit HDLs möglich! 

• Front-end Design Flow: Von der 

Spezifikation zur Gatter-Ebene 

• Back-end Design Flow: Von der 

Gatter-Ebene zur Layout-Ebene 

• Synthese und Technology 

Mapping: Von der RTL- 

Beschreibung zur Gatter-Ebene 

(Gate-Level Netlist) 


SuS@TI, Seite 16

Front-end Design Flow 


SuS@TI, Seite 17

Überblick Verilog 

• Entwickelt 1983/1984 als Werkzeug zur 

Modellierung, Simulation und Analyse digitaler 

Schaltungen 

• Ursprünglich Eigentum von Cadence 

• 1990 gab Cadence die Sprache zur Verwendung durch 

Dritte frei 

• Standardisierung im Jahr 1995 durch die IEEE 

• Einfach zu lernen 

• Kompakter Code 

• Syntax ähnelt C 

• Stark verbreitet in Nordarmerika und Japan, weniger 

in Europa 

• Stark bei low-level designs, hat Schwächen bei 

system-level designs 

• Wird verwendet zur Spezifikation von Netzlisten im 

back-end 

• 1993 wurden 85% der ASICs mit Verilog 

entworfen (Quelle: EE Times) 

• Im Internet unter: www.ovi.org 

case (sel) 

0: out = in1; 

1: out = in2; 

85 % 


SuS@TI, Seite 18

Verilog 

vs. VHDL 

module counter (data, clk, clrn, ena, ld, count); 

input [7:0] data; 

input clk, clrn, ena, ld; 

output [7:0] count; 

reg [7:0] count_tmp; 

always @(posedge clk or posedge clrn) 

begin 

if (clrn) 

count_tmp = 'b0; 

else if (ld) 

count_tmp = data; 

else if (ena) 

count_tmp = count_tmp + 'b1; 

end 

assign count = count_tmp; 

endmodule 

C-style 

library ieee; 

use ieee.std_logic_1164.all; 

entity counter is 

port 

( data : in integer range 0 to 255; 

clk, clrn, ena, ld : in std_logic; 

count : out integer range 0 to 255 ); 

end counter; 

architecture counter_arch of counter is 

signal countsig : integer range 0 to 255; 

begin 

process (clk, clrn) 

begin 

if clrn = '0' then 

countsig

Definition eines Moduls 

module module_name (port_list) ; 

Port-Deklaration 

Parameter-Deklaration 

Variablen-Deklarationen 

Zuweisungen 

Weitere Modul-Instanzierungen 

„initial“ und „always“ Blöcke 

Prozeduren und Funktionen 

endmodule 

Schnittstelle 

Hauptteil 

Modul-Definition 

• Module stellen das wichtigste strukturelle 

Element in Verilog dar 

• Beinhalten das eigentliche Design 

• Jedes Design besteht aus mindestens 

einem Modul (sog. top-level Modul) 

• Können verschachtelt werden, definieren so die 

Design-Hierarchie 

• Können also strukturell aufgebaut sein durch 

Instanzen von Gatter, Leaf-Cells (Standard-Zellen) 

oder weiteren Modulen 

• Ebenso möglich: Inhalt eines Moduls wird 

algorithmisch beschrieben durch sog. „always“-Blöcke 


SuS@TI, Seite 20

Die Modul-Schnittstelle 

Op1 Op2 Sel 

Mode 

C_out 

ALU 

C_in 

Result 

Equal 

Port-Deklaration: 

Genaue Angabe der 

Richtung des 

Signalflusses durch den 

Port und seine Breite 

module ALU (Result, Equal, C_out, 

C_in, Op1, Op2, Sel, Mode); 

input [3:0] Op1, Op2, Sel; 

input C_in, Mode; 

output [3:0] Result; 

output C_out, Equal; 

. 

. 

. 

endmodule 

Port-Liste: 

Angabe der 

Portnamen 


SuS@TI, Seite 21

Signale 

Verilog-Schlüsselworte 

für externe Signale: 

input, output oder 

inout 

Verilog-Schlüsselwort 

für Signale innerhalb 

eines Moduls: wire 

module ALU (Result, Equal, C_inout, 

C_in, Op1, Op2, Sel, Mode); 

input [3:0] Op1, Op2, Sel; 

input C_in, Mode; 

output [3:0] Result; 

inout C_inout, Equal; 

wire 

reg 

. 

. 

. 

endmodule 

[7:0] IntSig; 

[3:0] Result; 

Vektoren: Angabe der 

Indizes in eckigen 

Klammern, z.B. [7:0], 

zwischen Schlüsselwort 

und Signalnamen 

Externe Signale vom 

Typ „output“ und 

interne Signale können 

mit „reg“ als Register 

gekennzeichnet werden 

• Signale in Verilog können nur vier Werte annehmen: 

0, 1, X (x) oder Z (z) 

• X steht für „Unknown“, d.h. das Signal kann 0, 1 

oder Z sein oder ändert sich gerade 

• Z steht für „High Impedance“, d.h. die Signalquelle 

ist abgetrennt 

• Output-Ports vom Typ „reg“ werden in 

sequentiellen Schaltkreisen verwendet 

• Damit wird sichergestellt, dass der Wert 

des Signals bis zum nächsten Taktzyklus 

gehalten wird, statt in den Zustand „High 

Impedance“ zu wechseln 


SuS@TI, Seite 22

Strukturelle Beschreibung 

module MUX (A,B,C,D, 

Sel0,Sel1,Z); 

input A,B,C,D,Sel0,Sel1; 

output Z; 

wire NotSel0, NotSel1; 

wire Y0, Y1, Y2, Y3; 

not (NotSel0, Sel0); 

not (NotSel1, Sel1); 

and (Y0, A, NotSel0, NotSel1); 

and (Y1, B, NotSel0, Sel1); 

and (Y2, C, Sel0, NotSel1); 

and (Y3, D, Sel0, Sel1); 

or (Z, Y0, Y1, Y2, Y3); 

endmodule 

• Beschreibung des Systems durch Module und ihre Verbindungen 

• Jedes Modul kann seinerseits aus untereinander verbundenen 

Modulen bzw. Instanzen bestehen 

• Je tiefer die Hierarchie-Ebene, desto detaillierter die Beschreibung 

und desto näher an der physikalischen Implementierung 

• Verilog stellt sog. Primitive auf Gatter-Ebene zur Verfügung, die 

nicht weiter aufgelöst werden müssen 

• Reihenfolge der Instanzen irrelevant 

⇒ Konzept der Nebenläufigkeit 


SuS@TI, Seite 23

Strukturelle Beschreibung (Forts.) 


Sel0,Sel1,Z); 


output Z; 

wire NotSel0, NotSel1; 

wire Y0, Y1, Y2, Y3; 

Eindeutiger 

Instanzname 

• Strukturelle Beschreibung auf Gatter-Ebene durch 

Primitive, z.B.: 

• multiple-input gates: and, nand, nor, or, xnor und xor 

• multiple-output gates: buf, not 

• tristate gates: bufif0, bufif1, notif0, notif1 

• (c)mos gates, bidirectional gates, pullup, -down gates 

not #4 U1 (NotSel0, Sel0); 

not #4 U2 (NotSel1, Sel1); 

and #5 U3 (Y0, A, NotSel0, NotSel1); 

and #5 U4 (Y1, B, NotSel0, Sel1); 

and #5 U5 (Y2, C, Sel0, NotSel1); 

and #5 U6 (Y3, D, Sel0, Sel1); 

or #5 U7 (Out, Y0, Y1, Y2, Y3); 

endmodule 

Signal- 

Verzögerung 

5 Zeiteinheiten 

• Einer Instanz einer Gatter-Primitive können 

zusätzliche Informationen beigefügt werden, z.B. 

Treiber-Stärke, Signal-Verzögerung, Instanz-Name und 

eine Bereichsangabe für Felder (arrays) von Instanzen 

• Treiber-Stärke und Signal-Verzögerung nichtsynthetisierbare 

Konstrukte 


SuS@TI, Seite 24

User-Defined Primitives (UDP) 

• Erweiterung des Konzepts der Gatter-Primitive 

durch User-Defined Primitives (UDP) 

• Sowohl kombinatorische als auch 

sequentielle Logik kann spezifiziert werden 

• UDPs sind nicht synthetisierbar! 

• Für jede mögliche Belegung der 

Eingangssignale wird der Wert des Ausgangs 

in einer Tabelle spezifiziert 

• Ist eine Belegung nicht aufgelistet wird der 

Ausgang auf ‘x’ gelegt 

Implementierte 

Boole’sche Funktion 

als Tabelle 

spezifiziert 

primitive UDP_name (port_list) ; 

Port-Deklaration 

UDP Initialisierung 

Wahrheits- oder Zustandstabelle 

Nur ein Ausgang 

erlaubt, keine 

Vektoren 

Bei sequentieller 

Logik: Wert des 

Ausgangs zu 

Beginn 

endprimitive 


SuS@TI, Seite 25

User-Defined Primitives (Beispiele) 

2 zu 1 

Multiplexer 

Toggle-Flipflop 

mit ‘clear’ 

primitive MUX (Z, 

Sel, A, B); 

input A, B, Sel; 

output Z; 

Reihenfolge der 

Eingänge wie in 

der Port-Liste 

primitive TFF (Q, Clk, Clr); 

input Clk, Clr; 

output Q; 

reg Q; 

Gegenwärtiger 

Wert des Ausgangs 

table 

// Sel A B : Z 

0 0 : 0; 

0 1 : 1; 

1 0 : 0; 

1 1 : 1; 

x : x; 

endtable 

endprimitive 

steht für 

0, 1 oder x 

r = steigende 

Taktflanke 

f = fallende 

Taktflanke 

initial 

Q = 0; 

table 

// Clk Clr : Q : Q+ 

1 : : 0; 

r 0 : 0 : 1; 

r 0 : 1 : 0; 

f 0 : : -; 

f : : 0; 

endtable 

Nächster Wert 

des Ausgangs 

Minus-Zeichen: 

Keine Änderung 

endprimitive 


SuS@TI, Seite 26

Datenflussbasierte Beschreibung 


Sel0,Sel1,Z); 


output Z; 

assign Z = (~Sel0 & ~Sel1 & A) | 

(~Sel0 & Sel1 & B) | 

(Sel0 & ~Sel1 & C) | 

(Sel0 & Sel1 & D); 

endmodule 

• Einem Signal wird ein (neuer) Wert zugewiesen 

(assignment) 

• Dieser Wert ergibt sich aus der Transformation 

eines oder mehrerer Operanden durch einen 

Operator 

assign #3 Out = A & B; 

delay 

Operand 1 Operand 2 

Ergebnis 

Operator 

• Einfachste Form Operanden: vom Typ wire oder reg 

• Typ des Ergebnis immer vom Typ wire 

• Weiterhin: Konstanten, Vektoren und 

Funktionsaufrufe 

• Modellierung der Verzögerung (delay) nicht 

synthetisierbar! 


SuS@TI, Seite 27

Operanden 

Einige ausgewählte Beispiele für Operanden: 

wire signal1; 

wire [3:0] bus1; 

real temperatur; 

reg [7:0] data; 

signal1 

temperatur 

data[7:4] 

data[0] 

{ signal1, bus1[2:1], bus1[3] } 

114 

1.2e7 

4‘b0101 

‘hFF 

CToF(temperatur) 

Einfache Referenz auf ein Netz 

Einfache Referenz auf ein Register vom Typ real 

„Part-select“ Operand, Teil des Vektors data 

„Bit-select“ Operand, ein Bit des Vektors data 

Konkatenation 

Konstante ohne Basis, Verilog nimmt Dezimalzahl an 

Konstante vom Typ real in wissenschaftl. Notation 

Konstante der Größe 4 Bit 

Konstante der Größe 32 Bit in Hexadezimal 

Funktionsaufruf 


SuS@TI, Seite 28

Operatoren 

Arithmetische Operatoren 

a + b a plus b 

a - b a minus b 

a * b a mal b 

a / b a geteilt durch b 

a % b a modulo b 

• Division bei Integer liefert Integer, Nachkommastellen 

werden abgeschnitten 

• Modulo nur bei Integer erlaubt 

• x oder z in einem Operanden führt zu x als Ergebnis 

Relationale Operatoren 

a 

a > b a größer b 

a = b a größer od. gleich b 

Gleichheits-Operatoren 

a === b a gleich b, einschl. x und z 

a !== b a ungleich b, einschl. x u. z 

a == b a gleich b, kann x liefern 

a != b a ungleich b, kann x liefern 


• x oder z in einem Operanden führt zu x als Ergebnis 

• Ist ein Operand kleiner als der andere, wird er von 

links mit Nullen gefüllt 

• In den ersten beiden Fällen werden auch x und z mit 

0, 1, x und z verglichen 

• 1xz0 === 1xz0 liefert also 1 

• Bei den anderen beiden liefert x und z im Operanden 

immer x 

• 1xz0 == 1xz0 liefert also x 

SuS@TI, Seite 29

Operatoren (Forts.) 

Bitweise Logik-Operatoren 

& bitweises UND 

| bitweises ODER 

^ bitweises XOR 

~^ bitweises XNOR 

~ bitweises NOT 

• Bitweise logische Verknüpfung 

• Ist ein Operand kürzer als der andere, wird er mit 

Nullen gefüllt 

• Ergebnis hat immer dieselbe Größe wie der größte 

Operand 

Logische Operatoren 

&& logisches UND 

|| logisches ODER 

! logisches NICHT 

• Ist ein Operand Null, wird FALSCH angenommen 

• Ist ein Operand ungleich Null, wird WAHR 

angenommen 

• Liefern immer Ergebnis der Größe eins, 0, 1 oder x 

a > b 

Shift-Operatoren 

Verschiebe Vektor a 

um b Positionen nach links 

Verschiebe Vektor a 

um b Positionen nach rechts 

• Der rechte Operand wird immer als Zahl vom Typ 

unsigned integer behandelt 

• Leere Stellen werden mit Nullen aufgefüllt 

• x oder z im rechten Operanden führt zu x 


SuS@TI, Seite 30

Verhaltensbasierte Beschreibung 


Sel0,Sel1,Z); 


output Z; 

reg Z; 

A 

B 

C 

Z 

always @(A or B or C or D or Sel0 or Sel1) 

begin 

case ({Sel1, Sel0}) 

2’b00 : Z = A; 

2’b01 : Z = B; 

2’b10 : Z = C; 

2’b11 : Z = D; 

default : Z = 1’bx; 

endcase 

end 

endmodule 

D 

Sel0 

Sel1 

• Modellierung des Verhaltens durch eine 

Beschreibung nahe am Algorithmus 

• Worin unterscheiden sich Algorithmen in 

Software zu Algorithmen für Hardware 

• Antwort: Durch spezielle HDL-Konstrukte 

und sog. Coding-Styles 


SuS@TI, Seite 31

Parameter 

Parameter-Konstanten 

parameter Name = Konstante; 

• Parameter dienen zur Definition von 

elementaren Konstanten, wie z.B. 

Verzögerungen (delays), Busbreiten und 

Schleifendurchläufe 

• Werden zwei oder mehr Konstanten 

deklariert, müssen die einzelnen Name- 

Werte-Paare mit Kommas getrennt werden 

parameter BusWidth = 8; 

reg [BusWidth-1:0] DataBus; 

parameter Iterations = 5; 

for (k=0; k

Register 

Netze (wires) in Hardware: 

• Der Wert eines Signals in digitalen 

Schaltkreisen werden bestimmt vom 

Treiber des Netzes 

• Ist der Treiber abgeschaltet, befindet sich 

das Netz im Zustand „high impedance“ 

Variablen in einem Algorithmus: 

• Der Wert einer Variablen in 

Programmiersprachen wird nicht einem Treiber 

zugewiesen, sondern direkt einem Wert 

• Dieser Wert wird gespeichert solange er nicht 

verändert wird 

Register in Verilog: 

• Register in Verilog als Modell von Variablen in Programmiersprachen 

• Für logische Werte vom Typ reg, für Zahlen vom Typ integer oder real (time, realtime) 

• Output-Ports vom Typ „reg“ werden in sequentiellen Schaltkreisen verwendet 

• Damit wird sichergestellt, dass der Wert des Signals bis zum nächsten Taktzyklus 

gehalten wird, statt in den Zustand „High Impedance“ zu wechseln 

• Register in Verilog sind nicht equivalent mit Flip-Flops in Hardware! 


SuS@TI, Seite 33

„initial“- und „always“-Blöcke 

• Alle verhaltensbasierten Beschreibungen müssen in sog. „initial“- oder „always“- 

Blöcken eingebettet sein 

• Jeder dieser Blöcke innerhalb eines Modules werden nebenläufig ausgeführt 

• Jedes Modul kann beliebig viele Blöcke beinhalten 

• Blöcke können nicht verschachtelt werden 

• Anweisungen innerhalb eines Blocks werden mit „begin“ und „end“ gruppiert 

• Die Anweisungen zwischen „begin“ und „end“ werden sequentiell ausgeführt 

„initial“-Blöcke 

• Werden nur zu Beginn (Zeitpunkt 0) 

ausgeführt 

• Werden hauptsächlich benutzt, um 

Register zu initialisieren 

• Nicht synthetisierbar 

„always“-Blöcke 

• Starten ebenfalls zum Zeitpunkt 0, 

werden jedoch immer wieder ausgeführt 

• Sie dienen zur Modellierung des „immer 

an“-Verhalten digitaler Schaltkreise 

• Synthetisierbar 


SuS@TI, Seite 34

Variablen und Verhalten 

• Bei verhaltensbasierten Beschreibungen ist das Ziel einer Variablenzuweisung 

immer ein Register, kein Netz (wire) 

• Das Schlüsselwort „assign“ entfällt 

• Die Zuweisung muss innerhalb eines „initial“ oder „always“-Blockes geschehen 

• Modellierung sequentieller Zuweisungen: sog. „blocking assignments“ 

• Modellierung nebenläufiger Zuweisungen: sog. „non-blocking assignments“ 

blocking assignment 

• Sequentielle Ausführung 

• Zuweisung durch das Symbol „=“ 

• Die Variable ändert ihren Wert zum Zeitpunkt der 

Ausführung der Zuweisungsoperation innerhalb 

der Sequenz von Anweisungen in einem Block 

• Bei Delays: Spezifizieren die Zeit zwischen den 

Anweisungen 

non-blocking assignment 

• Nebenläufige Ausführung 

• Zuweisung durch das Symbol „

Hochsprachenkonstrukte 

x oder z als Ausdruck wird 

als falsch interpretiert 

x oder Bei z mehr als Ausdruck als einer wird 

Anweisung: als falsch begin interpretiert und end 

Bedingungen 

if (Ausdruck) wahr_teil; else falsch_teil; 

Schleifen 

repeat (Ausdruck) Anweisung(en); 

while (Ausdruck) Anweisung(en); 

for (A1 ; A2 ; A3) Anweisung(en); 

Initialisierung 

des Zählers 

Abbruchbedingung 

Modifikation 

des Zählers 


SuS@TI, Seite 36

Hochsprachenkonstrukte (Forts.) 

case, casex, casez 

Fallunterscheidungen 

case(x,z) (Ausdruck) 

Belegung1 : Anweisung1; 

... 

BelegungN : AnweisungN; 

default Anweisung; 

endcase 

• case: Alle vier Logikwerte (0, 1, x, z) 

werden berücksichtigt 

• casez: z (high impedance) wird als 

don´t care interpretiert 

• casex: x und z werden als don´t care 

interpretiert 

1xxx 

1000 

✓ 

✕ 

xx1x 

zz1z 

✓ 

✕ 

1xxx 

1000 

✓ 

✕ 

xx1x 

zz1z 

✓ 

✓ 

1xxx 

1000 

✓ 

✓ 

xx1x 

zz1z 

✓ 

✓ 

case ({D0, D1, D2, D3}) 

4’b1xxx : Z = 0; 

4’bx1xx : Z = flag; 

4’bxx1x : Z = interrupt; 

4’bxxx1 : Z = 1; 

default Z = 0; 

endcase 

casez ({D0, D1, D2, D3}) 

4’b1xxx : Z = 0; 



4’bxxx1 : Z = 1; 


endcase 

casex ({D0, D1, D2, D3}) 

4’b1xxx : Z = 0; 



4’bxxx1 : Z = 1; 


endcase 


SuS@TI, Seite 37

Prozeduren 

Prozeduren 

task Prozedurname; 

input Signal1; 

output Signal2; 

inout Signal3; 

begin 

Anweisung1; 

... 

AnweisungN; 

end 

endtask 

Definition der 

Argumente, 

Anzahl beliebig 

• Konzept ähnlich den Programmiersprachen: Mehrfachnutzung 

des Codes (design re-use) 

• Aufruf der Prozedur: Prozedurname(Liste der Argumente); 

• Argumente werden gemäß ihrer Reihenfolge bei der Definition 

in der Prozedur interpretiert 

• Werden zu dem Zeitpunkt des Aufrufs ausgeführt 


SuS@TI, Seite 38

Funktionen 

Falls Vektor als Rückgabewert: 

Definition der Vektorgröße 

Funktionen 

function Funktionsname; 

input Signal; 

begin 

Anweisung1; 

... 

AnweisungN; 

end 

endfunction 

Keine Definition 

von Ausgängen 

(output, inout) 

erlaubt 

• Funktionen liefern nur einen Wert zurück 

• Falls nicht anders spezifiziert, ist Rückgabewert ein 1-Bit Register (reg) 

• Keine Definition von Ausgängen (output, inout) erlaubt 

• Rückgabe geschieht durch Zuweisung an die durch den Funktionsnamen 

gegebene lokale Variable 

• Kein Spezifikation von delays und keine Ereigniskontrolle in Funktionen erlaubt 

• Funktionen werden in einer Zeiteinheit der Simulation ausgeführt 


SuS@TI, Seite 39

Konstante Zahlen 

• Konstante Zahlen können dezimal, hexadezimal, oktal oder binär angegeben werden. 

• Zwei Formen der Angabe sind möglich: 

1. Normale dezimale Schreibweise durch Verwendung der Ziffern 0 bis 9. Die Größe der 

Zahl ergibt sich aus der max. Größe der anderen Operanden eines Ausdrucks. 

2. Spezielle Schreibweise (Syntax) der Form ss…s´nn…n 

Größe in Bits 

als Dezimalzahl 

ss…s´f nn…n 

d 

h 

Basis 

dezimal 

hexadezimal 

Wert als Folge 

von Ziffern 

Beispiele: 

123 

´h fff 

12´h x 

12´b 0x0x_1101_0010 

o 

b 

oktal 

binär 

Optional zur Verbesserung 

der Lesbarkeit 


SuS@TI, Seite 40

Rangfolge der Operatoren 

Stärkste 

Bindung 

Unitäre Operatoren 

! & ~& | ~| ^ ~^ + - 

VZ-Wechsel 

Rechenoperatoren 

* / % 

+ - 

Shift-Operatoren 

> 

Vergleichsoperatoren 

< >= 

== != === !== 

Logikoperatoren 

(bitweise) 

& ~& ^ ~^ 

| ~| 

Boolesche Operatoren 

&& 

|| 

Schwächste 

Bindung 

Bedingungsoperator 

(conditional) 

: 


SuS@TI, Seite 41

Der Bedingungsoperator 

• Wie in der Hochsprache C gibt es eine Kurzschreibweise für folgendes Konstrukt: 

If (Ausdruck) Register = Zuweisung_wahr; 

else Register = Zuweisung_falsch; 

Beispiel: 

If (Sel) Z = A; 

else Z = B; 

• Dieser Bedigungsoperator (conditional operator) hat die Form: 

Signal = Ausdruck Zuweisung_wahr; : 

Zuweisung_falsch; 

Beispiel: 

Z = (Sel) A : B; 

• Der Bedigungsoperator kann geschachtelt werden: 

Beispiel: 

Z = (Sel1) (Sel2) A : B : C; 

• Der Bedigungsoperator kann in einer verhaltensbasierten Beschreibung verwendet werden und 

in einer datenflussbasierten (assign), d.h. einer strukturellen Beschreibung auf Gatterebene. 

• Im Gegensatz dazu kann „if-then-else“ nur in einer verhaltensbasierten Beschreibung (also 

innerhalb eines „always“-Blockes) verwendet werden. 

• Bei der Synthese wird immer ein 

Multiplexer (MUX) oder ein Tristate- 

Buffer mit „enable „ erzeugt: 

Z = (Sel) A : B; 

Z = (en) Z : 1´bz; 

Z 

A 

B 

en 

Sel 

Z 

Z 


SuS@TI, Seite 42

Die „sensitivity list“ und „events“ 

• Neben Spezifikation von „delays“ zur zeitlichen 

Kontrolle der Ausführung: „Events“ 

• Events sind Änderungen in einem Netz oder Register 

• Events können an denselben Stellen verwendet 

werden wie delays 

• Events werden mit dem @-Zeichen spezifiziert 

• Es gibt 3 Arten von Events 

@ (posedge Signal) Anweisung 

@ (negedge Signal) Anweisung 

@ (Signal) Anweisung 

• Wird eine Anweisung durch mehrere Signale 

aktiviert, sprich man von einer „sensitivity list“ 

• Die einzelnen Signale werden durch das 

Schlüsselwort „or“ getrennt 

• Sensitivity lists werden hauptsächlich in always- 

Blöcken verwendet, um die unendliche 

Iteration anzuhalten bzw. fortzusetzen 

Event 

STOP 

always @(posedge reset or posedge clk) 

begin 

if (reset) Q = 1´b0; 

else if (clk) Q = D; 

end 


SuS@TI, Seite 43

„wait“ und „event“-Kontrolle 

• Die „wait“-Anweisung hält die Ausführung eines Blockes von sequentiellen Anweisungen an und wartet 

bis der angegebene Ausdruck wahr wird: 

wait (Ausdruck) Anweisung; 

• „wait“ kann in nebenläufigen Blöcken von sequentiellen Anweisungen verwendet werden (z.B. 

„always“-Blöcke). 

• Ein anderer nebenläufiger Block muss dafür sorgen, dass Ausdruck wahr wird. 

• Die „wait“-Anweisung ist level-sensitiv, d.h. sie wartet nicht auf die Änderung eines Wertes sondern 

überprüft nur, ob der angegebene Ausdruck wahr ist. 

• Im Gegensatz dazu ist die „event“-Kontrolle mit „@(…)“ flankengesteuert (edge-triggered), d.h. sie 

wartet auf die Änderung eines Wertes. 


SuS@TI, Seite 44

Simulation und Synthese 

Synthetisierbare 

Konstrukte 

Simulierbare 

Konstrukte 

• Die meisten der vorgestellten Konstrukte sind 

synthetisierbar 

• Nicht synthetisierbar sind initial-Anweisungen, 

UDPs, delays und einige weitere Konstrukte 

• Die Menge der synthetisierbaren Sprachelemente 

stellt eine Untermenge der simulierbaren Verilog- 

Konstrukte dar 

• Synthetisierbare Logik kann auf mehrere Arten in 

einer HDL beschrieben werden 

• Sie unterscheiden sich jedoch i.d.R. durch ihre 

Effizienz bei der Implementierung 

• Deshalb: Verwendung eines sog. „coding style“, der 

bestimmten Sprachkonstrukten eine feste 

Hardware-Implementierung zuordnet 

• Achtung: coding styles sind teilweise Synthese-Tool 

abhängig! 


SuS@TI, Seite 45

Systemfunktionen und -Prozeduren 

• Es gibt eine Reihe von Systemfunktionen und –Prozeduren, die ausschließlich der Simulation dienen. 

• Zweck: Debugging, Logging, Dateiein/-ausgabe, Simulation anhalten, etc. 

• Sie beginnen immer mit einem vorangestellten „$“-Zeichen. 

• Sie sind (selbstverständlich) nicht synthetisierbar. 

• Häufigste Verwendung: Testbenches. 

Beispiel 

Text in der Konsole anzeigen 

Signal/Variable überwachen 

Gegenwärtige Simulationszeit 

$display(„Inhalt Datenbus: %b.“, databus); 

$monitor(„Inhalt Datenbus: %b.“, databus); 

$time 

Simulation beenden 

$stop 

$finish 

Zufallszahl erzeugen 

$random(seed); 

In eine Datei schreiben 

$fdisplay(…) $fwrite(…) 

$fmonitor(…) 

Aus einer Datei lesen 

$readmemx(„testvectors.dat“, mem, 0, 128); 


SuS@TI, Seite 46

Compiler- und Synthesedirektiven 

• Es gibt zwei Arten von Direktiven: 

1. Standard Verilog-Compilerdirektiven. Beginnen immer mit einem Hochkomma ( ' ). 

2. Toolspezifische Synthesedirektiven. Sind syntaktisch gesehen mit einem Kommentar gleich, da sie immer 

mit einem Doppelslash ( // ) beginnen. 

• Synthesedirektiven sind toolspezifisch. Ist einem Synthesetool die Direktive unbekannt, wird sie 

wie ein Kommentar behandelt. 

• Synthesedirektiven von Synopsys werden fast immer unterstützt ( //synopsys ... ). 

Beispiel 

Quelldatei einfügen 

Zeiteinheit und Genauigkeit 

festlegen 

Makro festlegen 

Fallunterscheidung 

'include("C:\Projects\myverilog.v"); 

'timescale 10 ns / 1 ns 

'define NOP 8'b1f 

'ifdef 'ifndef 'else 'elsif 'endif 

Synthese ausschalten 

Synthese einschalten 

//synopsys synthesis_off 

//synopsys synthesis_on 

//synopsys translate_off 

//synopsys translate_on 

Diverse Synthesedirektiven 

//synopsys infer_mux //synopsys state_vector //... 


SuS@TI, Seite 47

Synthese von Flip-Flops 

reg X, Y; 

always @(A or B or C) 

begin 

X

Achtung: Latches 

always 

begin 

end 

if (Flag) 

else 

begin 

end 

Erzeugt Latches 

Z = A & B; 

if (!Sel) 

else 

begin 

end 

begin 

end 

X = A; Y = B; 

X = B; Y = A; 

Keine Aussage 

über X und Y 

Keine Aussage 

über Z 

Keine Aussage 

über Z 

always 

begin 

end 

if (Flag) 

else 

Frei von Latches 

begin 

end 

Z = A & B; X = 0; Y = 0; 

if (!Sel) 

else 

begin 

end 

begin 

end 

X = A; Y = B; Z = 0; 

X = B; Y = A; Z = 0; 

Zuweisung an 

X und Y 

Zuweisung 

an Z 

Zuweisung 

an Z 


SuS@TI, Seite 49

Beispiel 

module counter (data, clk, clrn, ena, ld, count); 

input [7:0] data; 

input clk, clrn, ena, ld; 

output [7:0] count; 

reg [7:0] count_tmp; 

always @(posedge clk or posedge clrn) 

begin 

if (clrn) 

count_tmp = 'b0; 

else if (ld) 

count_tmp = data; 

else if (ena) 

count_tmp = count_tmp + 'b1; 

end 

assign count = count_tmp; 

endmodule 


SuS@TI, Seite 50

Überblick (1/2) 

module M (P1, P2, P3, P4); 

input P1, P2; 

output [7:0] P3; 

inout P4; 

reg [7:0] R1, M1[1:1024]; 

wire W1, W2, W3, W4; 

parameter DATAWIDTH = 8; 

initial 

begin : BlockName 

// Statements 

end 

always @(posedge clk) 

begin 

// Statements 

end 

// Continuous assignments... 

assign W1 = Expression; 

wire [3:0] #3 W2 = Expression; 

// Module instances... 

COMP U1 (W3, W4); 

COMP U2 (.P1(W3), .P2(W4)); 

task T1; 

input A1; 

inout A2; 

output A3; 

begin 

// Statements 

end 

endtask 

function [7:0] F1; 

input A1; 

begin 

// Statements 

F1 = Expression; 

end 

endfunction 

endmodule 


SuS@TI, Seite 51

Überblick (2/2) 

#delay 

wait (Expression) 

@(A or B or C) 

@(posedge Clk) 

Reg = Expression; 

Reg

Ausblick und weitere Quellen 

Entwicklung von Verilog: Wie geht es weiter 

• IEEE Verilog Standard von 1995 (IEEE 1364-1995): Standard-Verilog dieser Folien 

• IEEE Verilog Standard von 2001 (IEEE 1364-2001): Erweiterung des Standard-Verilog um einige 

Konstrukte, z.B. multidimensionale Arrays, Potenzoperator, @* sensitivity list, usw. 

• SystemVerilog: Erweiterung für bessere Modellierung auf abstraktem System-Level. 

• IEEE Standard for Verilog RTL Synthesis (IEEE 1364.1-2002): Standardisierung der Verilog- 

Untermenge der synthesefähigen Konstrukte. 

Diese Folien ersetzen keine Verilog-Referenz oder ein Lehrbuch! Sie dienen nur als Einführung! 

Ziehen Sie unterstützend folgende Quellen zu Rate: 

• Thomas & Moorby´s „The Verilog Hardware Description Language“, 4th. Edition, Kluwer Academic 

Publishers 

• „The Verilog Golden Reference Guide“, Doulos 

• Offizielle Verilog-Seiten: www.ovi.org und www.systemverilog.org 

• Formelle Syntaxspezifikation: www.verilog.com/VerilogBNF.html 

• Online Manual: www.see.ed.ac.uk/~gerard/Teach/Verilog/manual/index.html 

• Tutorial: www.deeps.org/Verilog/veritut.html 

• Schnellübersicht: www.sutherland-hdl.com/on-line_ref_guide/vlog_ref_top.html 


SuS@TI, Seite 53

Design Flow und Verilog (v. Matthias Harter)

Erfolgreiche ePaper selbst erstellen

Template löschen?

Als Template speichern?