Logik und Gatter - Lehrstuhl für Schaltungstechnik und Simulation
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Zeitverhalten des realen CMOS Inverters<br />
Am Ausgang eines Inverters (<strong>Gatter</strong>s) befindet sich immer eine Lastkapazität (Leitungen, Eingänge<br />
nachfolgender <strong>Gatter</strong>)<br />
Das Umladen der Lastkapazität (VDD ⇒ GND <strong>und</strong> GND ⇒ VDD) erfordert Zeit<br />
Je größer die Kapazität, desto langsamer der Umladevorgang<br />
Spannung<br />
Eingang<br />
Ein Ausgang mit<br />
kleiner Lastkapazität<br />
ist 'schnell'<br />
Ein Ausgang mit<br />
großer Lastkapazität<br />
ist 'langsam'<br />
Zeit<br />
Digitale <strong>Schaltungstechnik</strong> - Aussagenlogik <strong>und</strong> <strong>Gatter</strong><br />
© P. Fischer, ziti, Uni Heidelberg, Seite 21
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