Logik und Gatter - Lehrstuhl fÃ¼r Schaltungstechnik und Simulation

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Übertragungskennlinie eines realen CMOS Inverters Durch Veränderung der Größen von PMOS und NMOS wird die Kennlinie beeinflußt Effekt der Schwellenspannung Ausgangsspannung Eingangsspannung Digitale Schaltungstechnik - Aussagenlogik und Gatter © P. Fischer, ziti, Uni Heidelberg, Seite 20
Zeitverhalten des realen CMOS Inverters Am Ausgang eines Inverters (Gatters) befindet sich immer eine Lastkapazität (Leitungen, Eingänge nachfolgender Gatter) Das Umladen der Lastkapazität (VDD ⇒ GND und GND ⇒ VDD) erfordert Zeit Je größer die Kapazität, desto langsamer der Umladevorgang Spannung Eingang Ein Ausgang mit kleiner Lastkapazität ist 'schnell' Ein Ausgang mit großer Lastkapazität ist 'langsam' Zeit Digitale Schaltungstechnik - Aussagenlogik und Gatter © P. Fischer, ziti, Uni Heidelberg, Seite 21
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