Entwicklung einer Nanotechnologie-Plattform für die ... - JuSER
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3 RESISTIVES SCHALTEN<br />
Zwischen Bottom- und Top-Elektroden wird das resistive Material integriert, sodass bei<br />
mehreren, parallel laufenden Leitungselektroden jeder Kreuzungspunkt <strong>einer</strong> MIM-<br />
Speicherzelle entspricht. Die einzelnen Zellen können durch unterschiedliche Potentiale<br />
auf Top- und Bottom-Elektrode sowohl unipolar als auch bipolar geschaltet werden.<br />
Das Crossbar-Array bietet somit eine Integrationsplattform <strong>für</strong> diverse resistiv<br />
schaltende Materialien.<br />
Einen großen Vorteil schafft <strong>die</strong>se Architektur aufgrund ihres Potentials <strong>für</strong> hohe<br />
Speicherdichten. Die einzelne Speicherzelle kann mit <strong>einer</strong> Minimalfläche von 4 F 2<br />
realisiert werden, da kein Auswahltransistor benötigt wird. F ist als kleinstmögliche<br />
Strukturauflösung (MFS) der verwendeten Herstellungstechnologie definiert. Werden<br />
<strong>die</strong> Crossbars zusätzlich vertikal gestapelt, so erhöht sich <strong>die</strong> Integrationsdichte um<br />
4/n · F 2 , mit der Anzahl der vertikal gestapelten Zellen n.<br />
Forschungsgruppen wie <strong>die</strong> von Hewlett Packard realisierten bereits erste Crossbar-<br />
Strukturen, an denen das große Skalierungspotential gezeigt werden konnte [80 - 83].<br />
Dabei wurden Elektroden mit <strong>einer</strong> Linienbreite von bis zu 5 nm mittels Nanoimprint-<br />
Lithographie hergestellt.<br />
Konzepte, welche gänzlich ohne CMOS-Peripherie auskommen, da z.B. Logik-<br />
Bausteine oder Demultiplexer mit Crossbars realisiert werden, sind bei der <strong>Entwicklung</strong><br />
von Crossbar-Architkturen als Zukunftsziel definiert. Bis zur Herstellung <strong>die</strong>ser müssen<br />
jedoch noch einige Problematiken bewältigt werden [84 - 88].<br />
Beispielsweise sind <strong>die</strong> Widerstände der Nanoelektroden nicht zu vernachlässigen,<br />
wenn <strong>die</strong>se sehr flach (z.B. 10 nm) und lang (z.B. mehrere Mikrometer) dimensioniert<br />
werden. Durch sehr hohe Leitungswiderstände fällt zum einen ein Großteil der<br />
benötigten Schaltspannung über <strong>die</strong> Elektroden ab. Zum anderen kann der zu<br />
detektierende Widerstandswert der Speicherzelle aufgrund des hohen<br />
Leiterwiderstandes teils nicht mehr adäquat aufgelöst werden [79]. Somit werden <strong>die</strong><br />
Schreib- und Leseoperationen bei sehr großen Crossbar-Arrays zu <strong>einer</strong><br />
Herausforderung, welche durch spezielle Schreib- und Leseschemata gelöst werden<br />
können [89, 90].<br />
Eine weitere Problematik stellen <strong>die</strong> zu integrierenden, resistiven Materialien dar, deren<br />
Schaltspannungen und Widerstände durch statistische Streuung (je nach Material) nicht<br />
beliebig eindeutig definiert sind. Diese Streuungen können durch verschiedene<br />
Spannungsmuster an den Top- und Bottom-Elektroden des gesamten Arrays<br />
kompensiert werden [79, 91].<br />
Die wohl größte Herausforderung bei der Umsetzung von passiven Crossbar-Array-<br />
Speichern ist <strong>die</strong> Vermeidung parasitärer Spannungspfade. Da alle Speicherzellen des<br />
Arrays in einem großen Netzwerk über <strong>die</strong> Bottom- und Top-Elektroden physikalisch<br />
miteinander verknüpft sind, fallen <strong>die</strong> angelegten Spannungen nicht nur über eine<br />
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