Entwicklung einer Nanotechnologie-Plattform für die ... - JuSER
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2 DIE ENTWICKLUNG DER SPEICHERTECHNOLOGIE<br />
Parameter wie <strong>die</strong> Lebensdauer der Stempel, <strong>die</strong> Langzeitstabilität des Prozesses oder<br />
<strong>die</strong> Durchsatzqualität sind derzeit noch nicht ausreichend abschätzbar <strong>für</strong> <strong>die</strong><br />
großflächige Einführung der Nanoimprint-Lithographie auf dem Halbleitermarkt [18].<br />
Unternehmen wie Molecular Imprints Inc. stützen derzeit ihre Forschung immer mehr<br />
darauf, genau <strong>die</strong>se Wissenslücken bezüglich der Zuverlässigkeit zu füllen [19]. Auch<br />
in Zusammenarbeit mit Firmen der Halbleitersparte, wie Samsung, Toshiba und IBM,<br />
werden Stu<strong>die</strong>n (u.a. <strong>für</strong> <strong>die</strong> Herstellung von 22 nm CMOS-Bauteilen der nächsten<br />
Generation) angelegt um Risiken einstufen zu können [20-22]. Dabei überzeugt vor<br />
allem <strong>die</strong> grundlegende Performance des Nanoimprints.<br />
Bisherige Forschungsarbeiten haben gezeigt, dass eine Strukturauflösung von 5 nm mit<br />
der Nanoimprint-Lithographie erzielt werden kann [23]. Dabei ist <strong>die</strong> Auflösungsgrenze<br />
lediglich durch <strong>die</strong> Strukturweiten auf dem Stempel bzw. beim Skalieren in den<br />
Nanometerbereich voraussichtlich durch <strong>die</strong> Beschaffenheit der Polymerketten des<br />
Lacks bestimmt.<br />
Wissenschaftler von Hewlett-Packard zeigten 2008 <strong>die</strong> erfolgreiche Integration der<br />
Nanoimprint-Lithographie in <strong>die</strong> CMOS-Back-End Linie [24]. Es wurden dabei<br />
Strukturen <strong>einer</strong> neuartigen Speichertechnologie von <strong>einer</strong> Linienbreite von bis zu 5 nm<br />
auf einem CMOS basierten Chip realisiert. Hierdurch war auch <strong>die</strong> Realisierbarkeit<br />
eines erfolgreichen Prozesses auf vorstrukturierten Wafern erwiesen.<br />
Um derartige Mehrlagen-Konzepte zu verfolgen, bedarf es <strong>einer</strong> sehr genauen Justage<br />
(Alignment) einzelner Schichten zueinander. In <strong>die</strong>sem Zusammenhang wurde eine<br />
Alignment-Präzision von unter 20 nm mit Hilfe von Moiré-Interferenz-Strukturen<br />
gezeigt, welches durchaus an <strong>die</strong> Genauigkeit heutiger Verfahren grenzt, wodurch der<br />
Imprint konkurrenzfähig bleibt [25]. Die Herausforderung des Alignments liegt bei der<br />
Ablage des Stempels auf dem Wafer, da hierbei Verschiebungen durch mechanisch<br />
wirkende Kräfte auftreten können.<br />
Um den Durchsatz an Wafern abschätzen zu können, werden Forschungsarbeiten auf<br />
dem Gebiet der Fließfähigkeit von Imprint-Lacken untersucht [26 – 28]. Die<br />
Geschwindigkeit des Lackflusses bestimmt dabei maßgeblich <strong>die</strong> Gesamtzeit, <strong>die</strong> ein<br />
Imprint-Prozess während der Produktion einnimmt. Dabei haben <strong>die</strong> Dimensionen der<br />
abzubildenden Strukturen (Höhe, Breite und Länge) sowie <strong>die</strong> Lackviskositäten und<br />
-dicken großen Einfluss auf <strong>die</strong> Imprint-Zeit. Es wurde gezeigt, dass sehr kleine<br />
Strukturen (75 nm Linienweite) binnen weniger Sekunden gedruckt werden können,<br />
welches dem Ziel hoher Durchsätze (> 10 Wafer pro Stunde) bereits sehr nahe kommt.<br />
Weitere Untersuchungen befassen sich mit Defektanalysen (z.B. durch Partikel) [29],<br />
Materialien zur Stempel-Beschichtung [30] oder der Frage nach alternativen<br />
Stempelmaterialien zur Kostenreduzierung [31, 32]. Diese Stu<strong>die</strong>n helfen insbesondere<br />
bei der Kostenabschätzung <strong>für</strong> <strong>die</strong> industrielle Einführung der Imprint-Technologie.<br />
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