Multiplexer-basierte FPGAs (1)

ISS
Rekonfigurierbare Prozessoren
Prof. Dr.-Ing. S. A. Huss
Vorlesung Nr.
Thema
4 Konfiguration logischer Zellen
03.11.09 Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 1

Rekonfigurierbare Prozessoren: Was, Warum und Wie?
(3) Warum rekonfigurierbare Prozessoren?
Warum?
Was?
Wie?
(1) Was ist ein
rekonfigurierbarer Prozessor?
(2) Was wird eigentlich
rekonfiguriert?
(4) Wie wird ein rekonfigurierbarer
Prozessor rekonfiguriert?
(5) Wie wird ein rekonfigurierbarer
Prozessor eingesetzt?
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 2

Was wird eigentlich rekonfiguriert? Überblick
Schnittstelle
Verbindung
Gewünschte Architektur
DATA_IN
R1
R2
MULT
ADD
R3
DATA_OUT
Funktionale
Elemente
Controller
BEFEHL
Vorliegende Plattform
z.B. (FPGA)
In/Output
Block
Configurable
Logic Cell
(CLB)
Switch
Matrix
Heute: konfigurierbare logische Zellen
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 3

Funktionsgeneratoren
• Als allgemeiner Begriff für konfigurierbare logische Zellen hat sich der
Begriff Funktionsgenerator etabliert.
• Ein Funktionsgenerator ist eine digitale Schaltung, die eine
Funktionalität erst nach einer Konfiguration aufzeigt.
• Zwei Arten von Funktionsgeneratoren werden in dieser Vorlesung
behandelt:
– Multiplexer-basierte Funktionsgeneratoren
– SRAM-basierte Funktionsgeneratoren
• Übrigens: das Wort „Funktionsgenerator“ bezeichnet ursprünglich
elektronische Geräte zur Generierung von Testsignalen
unterschiedlicher Formen, z.B. sinusförmige, rechteckige und
sägezahnförmige Signale.
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 4

Multiplexer-basierte Funktionsgeneratoren (1)
Ein 2-1 Multiplexer kann zahlreiche Funktionen realisieren.
A
B
S
0
1
F = !S.A + S.B
Gewünschte Funktion S A B
X
0 X -
1 - X
1 - 1 1
0 - 0 0
!X X 1 0
XY X 0 Y
X + Y X Y 1
(!X)Y X Y 0
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 5

Multiplexer-basierte Funktionsgeneratoren (2)
• Jede logische Funktion F(a, b, c,…) lässt sich durch einen oder
mehrere 2-1 Multiplexer darstellen.
• Methode: Zerlegung der Funktion in ihre Kofaktoren nach Shannon
F = !a.F (a=0) + a.F (a=1)
• F (a=0) und F (a=1) sind die Kofaktoren der Funktion F nach a.
Beispiel:
F = a.b + c
F = !a.F (a=0) + a.F (a=1)
F = !a. c + a.(b + c)
F2
F = !a. c + a. (!b.F2 (b=0) + b.F2 (b=1) )
F = !a. c + a. (!b.c+ b.1)
c
1
b
0
1
c
b+c
a
0
1
F
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Multiplexer-basierte FPGAs (1)
• Die Firma Actel ist Marktführer im Bereich Anti-Fuse basierter FPGAs
(s. V8)
• Die konfigurierbaren Zellen sind Multiplexer-basiert.
Beispiel 1: ACT 1 Logic Module
A0
A1
SA
B0
B1
SB
M1
0
F1
1
S
M2
0
F2
1
S
M3
0
F
1
S
S0
S1
S3
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 7

Multiplexer-basierte FPGAs (2)
Brenne die passenden Anti-Fuses im ACT1, um die folgende
Funktion zu realisieren:
F = !a.c.d + a.b
F = !a.F (a=0) + a.F (a=1)
d
c
b
a
1
0
F = !a. (c.d) + a.b
F = !a. (!c.F1 (c=0) + c.F1 (c=1) ) + a.b
F = !a. (!c.0+ c.d) + a.b
A0
A1
SA
B0
B1
SB
M1
0
F1
1
S
M2
0
F2
1
S
M3
0
F
1
S
S0
S1
S3
03.11.09
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Multiplexer-basierte FPGAs (3)
Beispiel 2: Actel Accelerator Familie
• Auch die neuen FPGA Generationen von Actel basieren auf
Multiplexern als Funktionsgeneratoren.
• Im Unterschied zu herkömmlichen Architekturen wird die komplette
Chipfläche zur Platzierung logischer Module genutzt. Man spricht von
„Sea-of-Modules Architecture“. Damit lassen sich bis zu 2 Millionen
Gatteräquivalente integrieren.
• Faustregel: Gatteräquivalent ≈ NAND-Gatter ≈ 4 Transistoren
Traditionelle
FPGA Architektur
„Sea-of-Modules“
FPGA Architektur
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 9

Multiplexer-basierte FPGAs (4)
Beispiel 2: Actel Accelerator Familie
• Im Unterschied zu ACT1, in dem Flipflops durch Rückkopplungen mit
den ACT1 Multiplexern realisiert werden, sind in der Accelerator
Familie zwei Arten von logischen Modulen verfügbar:
– C-Cell: kombinatorische Zellen
– R-Cell: Registerzellen
• 2 C-Cells und ein R-Cell zusammen mit 2 Sendepuffern (TX) und 2
Empfangspuffern (RX) bilden einen so genannten Cluster.
• 2 Cluster und ein unabhängiger Puffer bilden einen so genannten
SuperCluster.
SuperCluster der Accelerator Familie
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 10

Multiplexer-basierte FPGAs (5)
C-Cell
• 8-Eingang Multiplexer (Daten: D0-D3, Steuerung: A0, A1, B0, B1).
• Inverter (DB) zur Invertierung eines beliebigen Eingangs.
• Übertragseingang (CFI) und Übertragsausgang (FCO).
• Übertragsberechnung in einer Übertragskette mit einer Verzögerung
von 0.1 ns.
• Mit dieser Anordnung sind mehr als 4000 Funktionen mit bis zu 5
Variablen realisierbar.
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 11

Multiplexer-basierte FPGAs (6)
R-Cell
• Direkte Verbindung mit dem Ausgang eines C-Cell über den Eingang
DCIN, Verzögerung 0.1 ns.
• Stand-alone Funktion über den Eingang DIN.
• Globale Setz- und Rücksatzeingänge (GPSET, GCLR) oder aus der
Benutzerlogik (CLR, PSET).
• Takt aus verschiedenen speziellen Ressourcen oder aus der
Benutzerlogik, Auswahl durch CKS. Verschiedene Taktpolarität,
Auswahl durch CKP.
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 12

SRAM-basierte Funktionsgeneratoren (1)
Motivation
0
1
000
001
Adressdekodierer
1-Bit
Speicherzelle
1
0
1
010
011
100
F
0
101
Adresse
A
B
C
0
1
110
111
Datenausgang
Welche Funktion ist durch diesen Speicher realisiert?
F = A xor B xor C
Wie viele Funktionen sind insgesamt realisierbar?
256 Funktionen
Wie wird dieser Speicher beschrieben?
Durch (Re-)konfiguration des FPGA
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 13

SRAM-basierte Funktionsgeneratoren (2)
• SRAM-basierte Funktionsgeneratoren werden in FPGAs als Look-up Tabellen
bezeichnet.
• Eine K-LUT ist eine Look-Up Tabelle mit K Eingängen.
• Die K Eingänge agieren als Adresse für 2 k Speicherzellen, die jeweils ein Bit
speichern.
• Eine K-LUT kann jede boolesche Funktion von K Variablen realisieren.
• Eine LUT speichert die Wahrheitstabelle der booleschen Funktion.
• Ein K-LUT kann insgesamt 2 2k Funktionen realisieren
• Betrachtet man jedoch, dass die Verdrahtungsressourcen die Eingänge
permutieren können, so kann die Anzahl der realisierbaren Funktionen deutlich
kleiner werden:
K
total
Anzahl repräsentierbarer Funktionen
Mit Permutation
der Eingänge
Mit Permutation
und Invertierung
2 16 12 4
3 256 80 14
4 65536 3984 232
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 14

SRAM-basierte Funktionsgeneratoren (3)
Welche LUT Größe ist besser?
• Die optimale Größe einer LUT hängt von verschiedenen Faktoren ab, vor allem
von verwendeten CAD Werkzeugen laut einer Studie der University of British
Columbia:
– Ist die Platzeffizienz der LUTs das wichtigste Ziel, so liefert der Algorithmus Chortle
für Technologie-Mapping mit 3-LUTs die besten Ergebnisse.
– Andere Algorithmen, z.B. Flowmap und Cutmap zur Performanzoptimierung
bevorzugen 5-LUTs
• Der Kasten zeigt einen Kommentar von Xilinix zur neuen LUT
Generation im Virtex V 2006.
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 15

SRAM-basierte FPGAs
• Der FPGA Marktführer Xilinx liefert SRAM-basierte Funktionsgeneratoren.
• Verschiedene Größen der LUT: 4-LUT in Virtex II, 6-LUT in Virtex V.
Beispiel: Virtex II
• Den Kern dieser Architekturen bilden die konfigurierbaren logischen
Blöcke (configurable logic blocks, CLB).
• Ein CLB enthält 4 Slices.
• Ein Slice enthält:
– 2 4-LUTs zur Realisierung
kombinatorischer Logik
– 2 Flipflops zur Realisierung
sequentieller Logik
– Verschiedene Multiplexer zur
Erhöhung der Slice-Flexibilität und
zur Realisierung großer
Multiplexer über mehrere Slices
– Extra-Logik zur Realisierung
schneller Addierer
05.11.2009 Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 16

Virtex II Slice (1) (Vereinfachte Darstellung)
MUXFX
FXINA
FXINB
1
0
FX
G1
G2
G3
G4
BY
LUT
1
0
MUXF5
1
0
1
0
D
CE
C
RS
SRLOW
SRHIGH
FF
Q
REV
Y
YQ
F1
F2
F3
F4
BX
CE
LUT
1
0
1
0
1
0
1
0
1
0
D
CE
SRLOW
SRHIGH
FF
Q
F5
X
XQ
CLK
SR
1
0
1
C
RS
REV
0
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Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 17

Virtex II Slice (2)
Realisiere den folgenden VHDL Code auf dem Virtex II Slice
Eine Funktion mit 4
Variablen lässt sich
in einer LUT realisieren
if-Statement: lässt sich
durch den Multiplexer
MUXF5 realisieren
Eine weitere Funktion
mit 4 Variablen lässt
sich in einer LUT
realisieren
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 18

Virtex II Slice (3)
Welche Konfigurationsbits müssen in die LUTs geschrieben werden?
G1(A) G2(B) G3(C) G4(D) Inhalt
F1(K) F2(L) F3(M) F4(N) Inhalt
0 0 0 0 0
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0
0 0 0 1 1
0 0 1 0 1
E
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0
0 1 0 1 1
0 1 1 0 1
F
0 1 1 1 0
0 1 1 1 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
0
1 0 0 1 1
1 0 1 0 1
F
1 0 1 1 0
1 0 1 1 1
1 1 0 0 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
8
1 1 0 1 1
1 1 1 0 1
F
1 1 1 1 1
1 1 1 1 1
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Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 19

Abbildung der Funktion auf das Slice
MUXFX
FXINA
FXINB
1
0
FX
A
B
C
D
K
L
M
N
SEL
G1
G2
G3
G4
BY
F1
F2
F3
F4
BX
CE
LUT
8000
1
0
LUT
FFFE
1
1
0
1
0
MUXF5
1
0
1
0
1
0
1
0
1
0
D
CE
C
RS
D
CE
SRLOW
SRHIGH
FF
FF
Q
REV
SRLOW
SRHIGH
Q
Y
YQ
F5
X
XQ
F
CLK
SR
1
0
1
C
RS
REV
0
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 20

Syntheseergebnisse
Technologieunabhängige
Technologieabhängige
Syntheseergebnisse besagen weder ob die 2 LUTs zu einem Slice
gehören, noch welche Slices zur Realisierung verwendet werden.
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 21

Platzierung und Verdrahtung auf dem FPGA
Slices werden durch ihre Position in
einer Spalte und einer Zeile im FPGA
gekennzeichnet.
In dem vorliegenden Fall wird
das Slice X1Y15 durch die P&R
Werkzeuge gewählt.
05.11.2009 Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 22

Einblick in das Flipflop des Virtex II (1)
D
SRLOW
SRHIGH
CE
FF
Q
C
RS
REV
• Das Speicherelement im Virtex II Slice kann sowohl als Flipflop als
auch als Latch eingesetzt werden.
• Ein Dateneingang D und ein Datenausgang Q
• Ein Takteingang und 3 Steuersignale
– CE: Clock enable
– RS: zwingt Q auf den Wert, der durch das Attribut SRLOW oder SRHIGH
spezifiziert ist:
‣ SRHIGH RS zwingt Q auf 1
‣ SRLOW RS zwingt Q auf 0
– REV: Als Setzeingang arbeitet dieser Pin gegensätzlich zu RS.
– RS hat Vorrang vor REV
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 23

Einblick in das Flipflop des Virtex II (2)
Realisiere den folgenden VHDL Code auf dem Virtex II Slice
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Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 24

Einblick in das Flipflop des Virtex II (3)
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 25

Explizite Instanziierung von Bibliothekelementen
entity slice is
port( A,B,C,D,K,L,M,N,SEL : in STD_LOGIC;
F1,F2 : out STD_LOGIC );
end slice;
architecture STR of slice is
component LUT4 is
generic (INIT : bit_vector(15 downto 0));
port ( O : out std_logic;
I0 : in std_logic;
I1 : in std_logic;
I2 : in std_logic;
I3 : in std_logic);
end component;
component MUXF5
port (
O : out STD_ULOGIC;
I0 : in STD_ULOGIC;
I1 : in STD_ULOGIC;
S : in STD_ULOGIC);
end component;
signal S1, S2 :std_logic;
begin
my_lut : LUT4
generic map ( INIT => "1000000000000000")
port map ( O => S1, I0 => A, I1 => B , I2 => C, I3 => D);
your_lut : LUT4
generic map ( INIT => "1111111111111110")
port map ( O => S2, I0 => K, I1 => L , I2 => M, I3 => N);
my_mux: MUXF5
port map (O => F1,I0 => S2,I1 => S1,S => SEL);
F2

Ressourcenbedarf
Wie viele LUTs werden zur Realisierung der
folgenden Aufgabe benötigt?
entity UND is
port( A, B : in std_logic_vector (7 downto 0);
F : out std_logic_vector (7 downto 0) );
end UND ;
architecture RTL of UND is
begin
process ( A, B)
begin
F

Ressourcenbedarf
Wie viele LUTs werden zur Realisierung der
folgenden Aufgabe benötigt?
entity UND2 is
port( A, B, C, D, E : in std_logic_vector (2 downto 0);
F : out std_logic_vector (2 downto 0) );
end UND2 ;
architecture RTL of UND2 is
signal S: std_logic_vector (2 downto 0);
begin
process ( A, B)
begin
S

Logische Synthese
• Die Logiksynthese konvertiert die RTL-Beschreibung in eine
Beschreibung auf der Gatterebene, bekannt als Netzliste.
• Die logische Synthese besteht aus 2 Phasen:
– Übersetzung der RTL-Beschreibung in eine generische optimierte
technologieunabhängige Netzliste
– Abbildung der Netzliste auf eine Zieltechnologie unter Berücksichtigung
der Entwurfsvorgaben der Fläche und Performanz.
• Die Netzliste ist eine Strukturbeschreibung mit Elementen aus der
Herstellerbibliothek. Bsp.: das standardisierte EDIF Format (Electronic
Design Interchange Format)
• Verbindungen in der Netzliste sind logisch. Informationen über
Leitungsverzögerung sind nach der Synthese daher nur geschätzt. Die
genauen Timingdaten sind erst nach der Platzierung und Verdrahtung
verfügbar.
• Algorithmen zur Abbildung logischer Funktionen auf LUTs:
– Chortle: Optimierung der Fläche
– Flowmap: Optimierung der Performanz
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 29

EDIF (1)
Einige Schlüsselwörter der EDIF-Netzliste:
edif: Netzlistenanfang
library: Bibliothek
cell: Bibliothekelement
interface: Interface
instance: Bauelement
net: Knoten
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Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 30

EDIF (2)
03.11.09
Rekonfigurierbare Prozessoren S. A. Huss Vorlesung 4 Folie 31