Vorlesung Rechnerarchitektur - Fachbereich Informatik
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R eg is tera rc hitektur<br />
Die Adressierung der jeweiligen Quell- und Zielregister muss im Befehl enthalten<br />
sein. Bei 16 Registern ist daher eine 4 Bit Adressinformation für Quell und<br />
Zielregister notwendig<br />
2 Adress Befehle wie add R0, R1 ; R0 += R1<br />
benötigen 2n Bits zur Dekodierung<br />
3 Adress Befehle wie add R0, R1, R2 ; R0 = R1 + R2<br />
benötigen 3n Bits zur Dekodierung<br />
Prozessoren mit 16 Bit Befehlssatz haben vorwiegend 2 Adress Befehle und<br />
wenige Register, Prozessoren mit 32 Bit Befehlssatz haben meist 3 Adress<br />
Befehle und viele Register<br />
<strong>Vorlesung</strong> <strong>Rechnerarchitektur</strong><br />
© Gerhard Raffius, WS 2009/10, h_da - <strong>Fachbereich</strong> <strong>Informatik</strong><br />
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