Vorlesung Rechnerarchitektur - Fachbereich Informatik

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R eg eln für M U 02 [X ] = D out wird in den Speicher geschrieben muss die rechte Seite Dout sein Memrq = 1 und RnW = 0 der zu schreibende Wert muss vorher nach Dout gebracht werden X = [Y ] wird vom Speicher gelesen muss keine A dres s e wird in einem Befehl keine Adresse benutzt (keine {] ) so ist Memrq = 0 und RnW = 1 Nur ein Register darf jeweils auf einen Bus schreiben (A oder B Bus) aber alle dürfen lesen die linke Seite (X) IR oder D in sein Memrq = 1 und RnW = 1 Vorlesung Rechnerarchitektur © Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik 38
Z us ta nds bes c hreibung des La debefehls opcode = LDA LDA 1 DIN = [IR] step = 2 fetch 0 IR = [PC], PC = PC+1 step = 1 opcode = LDA LDA 2 A = Din step = 0 Vorlesung Rechnerarchitektur © Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik Jeder Befehl beginnt mit einem Fetch Zyklus Nach dem Fetchzyklus entscheidet der Opcode im Instruction Register und die Schrittnummer, welchen Zustand unser Automat als nächstes annimmt Die Schrittnummer ist unser Programmcounter im Microcode und beschreibt die Abfolge der Befehle im Microcode Zu jedem Schritt gehört eine eindeutige Funktion, die sich wiederum in die Timing-Control Logik umsetzen läßt 39
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