Vorlesung Rechnerarchitektur - Fachbereich Informatik

Vorlesung Rechnerarchitektur
Der MU0 Rechner

D er von N eum a nn R ec hner
Control Unit
Memory
Arithmetic
Logic Unit
Accumulator
Arithmetic Logic Unit - Rechenwerk
führt Berechnungen durch
Control Unit - Steuerwerk
interpretiert die Anweisungen und
steuert die Befehlsabfolge
Memory - Speicherwerk
speichert sowohl Programme als auch
Input
Output
Daten
Input/Output - Ein/Ausgabewerk
steuert die Eingabe und Ausgabe von
Daten zum Anwender
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
2

H is torie des M U 0
Der MU0 Rechner ist nach dem ersten funktionierenden Digitalcomputer der Welt,
dem SSEM (Small Scale Experimental Machine) der Universität Manchester
modelliert worden
Der SSEM führte am 21. Juni 1948 zum ersten mal ein Programm aus dem
Speicher heraus aus
Es ist damit die erste erfolgreiche Implementierung eines von Neumann Rechners
Er wird an der Universität Manchester zu Lehrzwecken eingesetzt
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
3

D ie E lem ente des M U 0 R ec hners
Adressbus
ALU- Arithmetic Logic Unit
kann rechnen
PC
control
IR
PC- Programm Counter
Speichert die aktuelle
ALU
ACC
memory
Programmadresse
ACC- Akkumulator
Ergebnis Register für
Rechnungen
Datenbus
IR - Instruction Register
Speichert den aktuellen
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
Befehlscode
Memory – Speicher
Speichert Programme
und Daten
4

B eis piel für einen B efehls a bla uf
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
5

D er R ec henzyklus : Fetc h
Im Fetchzyklus wird der Wert
Adressbus
des Programcounters auf den
PC
control
IR
Adressbus gelegt und der
Programmcode aus dem
ALU
ACC
memory
Speicher in das
Instructionregister gelesen
Die ALU erhöht gleichzitig den
Datenbus
Wert des Programmcounters
und speichert diesen wieder
zurück
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
6

D er R ec henzyklus : D ec ode/E xec ute für
R ec henopera tion
Bei einer Rechenoperation wird die
Adressbus
Adresse des Operanden aus dem
PC
control
IR
Befehl dekodiert und der Wert des
angesprochenen Speicherworts an
ALU
ACC
memory
den einen Eingang der ALU
geschaltet
Der Zweite Eingang der ALU erhält
Datenbus
seine Information vom Akkumulator
Das Ergebnis der Rechnung wird
wieder im Akkumulator gespeichert
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
7

D a s m odifizierte M U 0 D a tenpfa d M odell
Die Einführung von Multiplexern
MU0
Datenpfad
Data Out
Adress
00 A 11
Data In
erlaubt die Kontrolle des
Datenpfads und des
Adressbusses
Der modifizierte Mu0 hat jetzt zwei
ACC
PC
IR
getrennte interne Busse, den A
und den B Bus
ALU
A
BB
00 B 11
Die ALU hat zwei Eingänge, A und
B
Erst durch diese Modifikationen ist
Timing/Control
eine einfache Realisierung des
MU0 möglich
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
8

M U 0 E lem ente
ACC
ie
oe
Akkumulator: ie -> Lesen, oe -> Schreiben
PC
ie
oe
Program Counter: ie ->Lesen, oe -> Schreiben
IR
ie
oe
Instruction Register: ie -> Lesen, oe → Schreiben (fest auf 1)
ALU
A
BB
ALUfs
ALU: Funktionsauswahl über ALUfs
00 A 11
00 B 11
Asel
Bsel
Adressbusmultiplexer A: 0 -> Programcounter, 1 -> Adressteil von IR
Datenbusmultiplexer B: 0 -> Adressteil von IR, 1 -> Daten aus Speicher
Timing/Control
Memory
Steuersignale
MemReq
R/nW
Steuerung: Erzeugt die Steuersignale aus IR, ALU Status, reset
und internem Speicher EX/ft
Speicher: MemReq -> Speicher wird angesprochen,
R/nW -> 1 Lesen, 0 Schreiben
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
9

D er M ultiplexer
Der Multiplexer ist ein Schalter, der
durch das Anlegen eines Steuersignals
das ausgewählte Eingangssignal auf
den Ausgang legt
S teu
er
s ig na
l
E ing a ng AE ing a ng B
00 11
A us g a ng
E ing a ng AE ing a ng B
S teu
er
s ig na
l
A us g a ng
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
10

R eg is ter
ie
oe
oe
schreiben
16
...
Register
ie
16
...
lesen
/2
Zeit
Ein Register ist ein Speicher, der
Daten liest, wenn das Signal ie (input
enable) anliegt und Daten ausgibt,
wenn das Signal oe (ouput
enable)anliegt
Ausgeben und Lesen erfolgt jeweils
beim Flankenwechsel des
Prozessortakts. Das Ausgeben erfolgt
einen halben Takt früher wie das
Lesen, so dass innerhalb eines Zyklus
ein Register seine Information
ausgeben und danach eine neue
Information lesen kann.
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
11

S peic her
CPU
Adressen
Daten
MemRQ
RnW
Speicher
Ein Speicher besteht aus einer Menge
von Speicherworten die durch eine
Adresse anwählbar sind
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
Die Steuersignale des Datenbus eines
Prozessors sind:
MemRQ, das bedeutet Memory
Request. Der Speicherbaustein wird
angesprochen. Dieses Signal ist
notwendig, da mehrere
Speicherbausteine vorhanden sein
können
RnW, das bedeutet "Read / not
Write". Dieses Signal gibt an, ob
von dem Speicher gelesen wird,
oder ob eine Information in den
Speicher geschrieben wird. Wenn
nicht geschrieben wird, sollte RnW
immer auf Read geschaltet sein
12

B us s ys tem e
Ein Systembus ist aus einem Datenbus, Adressbus und Kontrollbus sowie einem
Bus zur elektrischen Versorgung der Komponenten aufgebaut.
Einige Architekturen beinhalten zusätzlich noch einen I/O-Bus.
CPU -
ALU und
Steuerwerk
Speicher
Ein-
Ausgabe
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
Datenbus
Adressbus
Kontrollbus
Versorgung
13

D ie vers c hiedenen B efehls g ruppen im
D a tenpfa dm odell
Der Multiplexer B steht auf 1 bei
MU0
Datenpfad
Data Out
Adress
00 A 11
Data In
allen Datenverarbeitungsbefehlen
und auf 0 bei allen
Sprungbefehlen
Der Multiplexer A wird bei den
ACC
PC
IR
bisherigen Befehlen nur für den
Fetchzyklus auf 0 gestellt,
ALU
A
BB
00 B 11
ansonsten wird S (unterer Teil von
IR) immer als Adresse
interpretiert
Timing/Control
Bei Sprungbefehlen erfolgt kein
Datenzugriff, S (IR) wird direkt
nach PC verschoben
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
14

Ins truc tion S et des M U 0 R ec hners
4 Bit 12 Bit
opcode
Adresse
Instruction Opcode Effect
LDA S 0000 ACC = mem 16 [S]
STO S 0001 mem 16 [S] = ACC
ADD S 0010 ACC = ACC + mem 16 [S]
SUB S 0011 ACC = ACC - mem 16 [S]
JMP S 0100 PC = S
JGE S 0101
JNE S 0110
STP 0111 stop
IF ACC ≥ 0 PC = S
IF ACC ≠ 0 PC = S
Die Instruktionen setzen sich
zusammen aus einem 4 Bit Operation
Code und einer 12 Bit Adresse
Der Prozessor kennt Befehle zum
Laden und Speichern von Werten
Zur Berechnung
und zur Ablaufkontrolle
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
15

M U 0 K ontroll Log ic
Inputs
Outputs
Instruction Opcode Reset Step ACCz ACC15 Step Asel Bsel ACCoe ACCie PCoe Pcie Irie ALUfs MEMrq R/nW
Reset xxxx 1 x x x 0 x x 0 0 0 1 0 0 0 1
Fetch xxxx 0 0 x x 1 0 x 0 0 1 1 1 A+1 1 1
LDA S 0000 0 1 x x 0 1 1 0 1 0 0 0 B 1 1
STO S 0001 0 1 x x 0 1 x 1 0 0 0 0 x 1 0
ADD S 0010 0 1 x x 0 1 1 1 1 0 0 0 A+B 1 1
SUB S 0011 0 1 x x 0 1 1 1 1 0 0 0 A-B 1 1
JMP S 0100 0 1 x x 0 x 0 0 0 0 1 0 B 0 1
JGE S 0101
0 1 x 1 0 x x 0 0 0 0 0 x 0 1
0 1 x 0 0 x 0 0 0 0 1 0 B 0 1
JNE S 0110
0 1 1 x 0 x x 0 0 0 0 0 x 0 1
0 1 0 x 0 x 0 0 0 0 1 0 B 0 1
STOP 0111 0 1 x x 1 x x 0 0 0 0 0 x 0 1
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
16

E in M U 0 P rog ra m m
Loop LDA Total ; Accumulate total
Add_instr ADD Table ; Begin at head of table
STO Total ;
LDA Add_instr ; Change address ...
ADD One ; by modifying instruction!
STO Add_instr ;
LDA Count ; Count iterations
SUB One ; Count down to zero
STO Count ;
JGE Loop ; If >= 0 repeat
STP
; Halt execution
; Data definitions
Total DEFW 0 ; Total - initially zero
One DEFW 1 ; The number one
Count DEFW 4 ; Loop counter (loop 5x)
Table DEFW 39 ; The numbers to total ...
DEFW 25 ;
DEFW 4 ;
DEFW 98 ;
DEFW 17 ;
Dieses Programm
enthält sich selbst
modifizierenden Code.
Tun sie das besser
nicht, wenn sie nicht
sehr genau wissen was
sie tun!!!
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
17

Vorlesung Rechnerarchitektur
Der MU1 Rechner

D ie G rundfunktionen der A LU
AB ist der Ausgang des Addierers
A−B wird gebildet alsAB1
B wird implementiert indem der
Eingang A fest auf 0 gesetzt wird
A1 wird implementiert indem der
Eingang B fest auf 0 gesetzt und der
Carry Eingang auf 1 gesetzt wird
Alle Funktionen dieser einfachen ALU
können also durch einen Addierer mit
Carry Eingang gebildet werden,
dessen Eingang A auf Null gesetzt und
dessen Eingang B invertiert werden
kann.
FA
A-Bus
ADDIERER
A B
0
C-Bus
FB
B-Bus
0
FS
Inverter
FC
FI
Wie kann man mit dieser
ALU A-1 berechnen?
Statusregister
N Z C V
F1
0
1
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
19

D ie G rundfunktionen der A LU
C-Bus
FS
FC
Statusregister
N Z C V
Funk FA FB FI FC F1 FS
tion
0 0 0 0 0 0
FA
A-Bus
ADDIERER
A B
0
FB
0
Inverter
FI
F1
0
1
1 0 0 0 0 1
-1 0 0 1 0 0
A 1 0 0 0 0
B 0 1 0 0 0
A+1 1 0 0 0 1
B-Bus
B+1 0 1 0 0 1
A-1 1 0 1 0 0
A+B 1 1 0 0 0
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
A-B 1 1 1 0 1
20

D er M u1 D a tenpfa d
Mu1
Datenpfad
A-Bus
ACC
Data Out
SP
A
Dout
ALU
PC
B
B-Bus
Adress
0 1
IR
Data In
Timing/Control
Din
Das erweitere MU0 Modell
besitzt einen Stackpointer
und Register Din und Dout.
Durch die zusätzlichen
Register Din und Dout
braucht unser Modell jetzt
zwar mehr Taktzyklen,
aber diese können
schneller durchlaufen
werden
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
21

M u1 E lem ente ohne S peic her und S teuerung
ACC
ie
oe
Akkumulator: ie -> Lesen, oe -> Schreiben
PC
ie
oe
Program Counter: ie ->Lesen, oe -> Schreiben
IR
ie
oe
Instruction Register: ie -> Lesen, Asel = o -> Schreiben
SP
ie
oe
Stackpointer Register: ie -> Lesen, oe -> Schreiben
Din
ie
oe
DataIn Register: ie -> Lesen, oe -> Schreiben
Dout
ie
oe
DataOut Register: ie -> Lesen, oe -> Schreiben
ALU
A
BB
ALUfs
ALU: Funktionsauswahl über ALUfs
00 A 11
Asel
Adressbusmultiplexer A: 0 -> A-Bus, 1 -> B-Bus
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
22

D er R es et
Jeder Prozessor hat einen Reset Eingang. Normalerweise ist dieser als /Reset also
als not Reset ausgeführt, so dass bei Anlegen einer 0 ein Reset ausgeführt wird.
Liegt am /Reset Eingang eine 0 an, so wird der Prozessor auf einen Grundzustand
zurückgesetzt, das heißt der Program Counter wird auf 0 gestellt und der
Microprogramcounter step wird ebenfalls auf 0 gesetzt.
Beim Einschalten eines Prozessors wird das /Reset Signal verzögert gesetzt, so
dass der Prozessor Zeit hat, seinen Startzustand herzustellen. Das Taktsignal
muss dazu schon mehrere Takte vorhanden sein, bis /Reset auf 1 gehen darf.
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
23

D er R es et
MU1
Datenpfad
ACC
A
A-Bus
Data Out
SP
SP
Dout
Dout
ALU
A ALUB
PC
PC
Adress
0 1
C-Bus
0
IR IR
Timing/Control
Data In
Din Din
B-Bus
Die Alu wird auf die Funktion Null
gesetzt und der PC mit diesem Wert
geladen
der Speicher Step in der Steuereinheit
wird auf 0 gesetzt, so dass im
nächsten Schritt ohne Reset ein fetch
von der Adresse 0 ausgeführt wird
Instruction
Inputs Outputs Funktion
Opcode
/Reset
step
Z
N
step
Adress
ACCoe
ACCie
PCoe
PCie
IRoe
Reset xxxx 0 x x x 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 PC = 0
IRie
SPoe
SPie
DINoe
DINie
DOUToe
DOUTie
ALU
Function
MEMrq
R/nW
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
24

D er M ic roprog ra m C ounter S tep
Step ist ein Speicher in der Steuereinheit (Timing/Control Unit) unseres Prozessors
die meisten Befehle unseres Prozessors werden nicht in einem Takt ausgeführt,
sondern erfordern mehrere Takte. Der Microprogram Counter step gibt der
Steuerlogik die Information, welche Aktionen jeweils auszuführen sind. Dazu wird
step als Eingangsinformation für jeden Schritt verarbeitet
Zu jedem Schritt steht in der Steuerungstabelle, welcher Wert Step in diesem
Schritt zugewiesen wird, das heißt welches der nächste Schritt ist
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
25

D er M ic roprog ra m C ounter S tep
Im ersten Schritt eines Befehls (step ist null), erfolgt immer der fetch, das heißt das
Lesen des Befehls in das Instruktion Register. Der Opcode des Befehls wird dabei
ignoriert
Im letzten Schritt eines Befehls wird Step wieder auf Null gesetzt, so dass danach
ein fetch ausgeführt wird.
In den meisten Fällen wird step in einem Schritt um eins erhöht.
step kann aber auch auf einen kleineren Wert gesetzt werden. Dann erhält man
eine Schleife, die man mit einem bedingten Sprung abbrechen kann
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
26

D er Fetc h Z yklus im M u1
MU1
Datenpfad
ACC
A
A-Bus
Data Out
SP
SP
Dout
Dout
ALU
A ALUB
PC
PC
Adress
0 1
C-Bus
A
+1
IR IR
Timing/Control
Data In
Din Din
B-Bus
Der Programcounter wird auf den
Adressbus geschaltet und gleichzeitig an
den A Eingang der ALU
An der ALU ist der Befehl A+1
ausgewählt, S ist 0
In der zweiten Hälfte des Takts wird vom
Speicher die nächste Instruktion gelesen
und in IR gespeichert
der PC wird über die ALU um eins erhöht
Instruction
Fetch
Inputs Outputs Funktion
Opcode
xxxx
/Reset
step
Z
N
step
Adress
ACCoe
ACCie
PCoe
PCie
IRoe
IRie
SPoe
SPie
1 0 x x 1 0 0 0 1 1 0 1 0 0 0 0 0 0 A+1 1 1 IR=[PC], PC=PC+1
DINoe
DINie
DOUToe
DOUTie
ALU
Function
MEMrq
R/nW
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
27

D a s La den des A kkum ula tors m it dem Inha lt einer
a bs oluten A dres s e
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
ACC
A
SP
SP
PC
PC
IR IR
Din Din
ACC
A
SP
SP
PC
PC
IR IR
Din Din
C-Bus
C-Bus
ALU
A ALUB
ALU
A ALUB
B
A-Bus
B-Bus
A-Bus
B-Bus
Timing/Control
Timing/Control
Der Adressteil der Instruktion wird aus dem Instruktion Register auf den
Adressbus gelegt und der Speicherinhalt nach Din geschrieben
Instruction
Inputs Outputs Funktion
Opcode
/Reset
step
Z
N
step
Adress
ACCoe
ACCie
PCoe
PCie
LDA S 0000 1 1 x x 2 1 0 0 0 0 1 0 0 0 0 1 0 0 x 1 1
1 2 x x 0 x 0 1 0 0 0 0 0 0 1 0 0 0 B 0 1
IRoe
IRie
SPoe
SPie
DINoe
DINie
DOUToe
DOUTie
ALU Function
MEMrq
RnW
Din = [IR]
ACC = Din
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
28

D er S ta c k
A
push
Speicher
Der Stack stellt einen dynamischen
Speicher dar, auf dem Daten
zwischengespeichert werden können
sp
Die Grundoperationen eines Stacks
sind die Operationen Push und Pop
Push erniedrigt den Stackpointer und
schiebt dann einen Wert in das
pop
Speicher
Speicherwort, auf das der Stackpointer
A
gerade zeigt und
sp
Pop liest ein Speicherwort von der
Adresse auf die der Stackpointer zeigt
und erhöht den Stackpointer
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
29

D er S ta c k im S peic her
SP
ACC
IR
PC
Memory
Stack
Heap
Daten
Code
Code Fetch
Daten Speicherung
Stack Speicherung
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
Der Stackpointer wird am Anfang auf
eine Adresse am Ende des
Speicherbereichs gesetzt und wächst
dann langsam nach unten
Die Programme werden meistens in
dem unteren Speicherbereich platziert
und der Programmcounter beim Start
auf die Adresse 0 gesetzt
An den Programmbereich schließt sich
nach oben hin der Datenbereich an
Zwischen Daten und Stack findet man
meist einen Heapbereich, eine andere
Form der dynamischen
Speicherverwaltung
30

U nterprog ra m m e
Hauptprogramm
Unterprogramm
Unterprgramme sind ein wichtiges
Strukturierungsmittel für die Programmierung
Unterprogramme werden mit einem
Sprungbefehl (call, bl) angesprungen und es
wird die Adresse nach dem Sprungbefehl
gespeichert. Nach dem Verlassen des
Unterprogramms wird die
Programmausführung an der gespeicherten
Stelle fortgesetzt.
Der Rücksprung erfolgt indem die
gespeicherte Adresse wieder in den
Programcounter übertragen wird
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
31

U nterprog ra m m A ufrufe
IR
PC
sp
IR
PC
sp
call
return
Speicher
Speicher
Unterprogrammaufrufe nutzen häufig
(nicht bei jedem Prozessor) den Stack zur
Speicherung der Rücksprung-adresse
Beim Call Befehl wird der nächste nach
der Rückkehr auszuführende Befehl auf
dem Stack gespeichert und die
Sprungadresse aus dem
Instructionregister in den PC geladen
Beim Return wird die Rücksprungadresse
vom Stack geholt, in den PC geschrieben
und in einem fetch zyklus die neue
Instruktion geladen
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
32

Indirekte A dres s ierung
A
STR
Speicher
Die Adresse an die gespeichert oder
von der gelesen werden soll, steht
nicht mehr direkt im Befehl, sondern im
IR
Befehl steht nur noch die
Speicherstelle, an der sich ein Zeiger
auf die Adresse befindet.
A
LDR
Speicher
Mit diesem Befehl ist es möglich
Schleifn zu programmieren, ohne dass
dazu selbstmodifiziernder Code nötig
IR
ist.
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
33

D er E rw eiterte M U 0 B efehls s a tz
Instruction Opcode
Effekt
Reset xxxx
PC = 0
LDA S 0000 ACC = [S]
STO S 0001 [S] = ACC
ADD S 0010 ACC = ACC + [S]
SUB S 0011 ACC = ACC - [S]
JMP S 0100 PC = S
JGE S 0101 IF N == 0 PC = S
JNE S 0110 IF Z == 0 PC = S
STOP 0111
stop
CALL S 1000 SP = SP-1; [SP] = PC; PC = S
RETURN 1001 PC = [SP], SP = SP + 1
PUSH 1010 SP = SP-1; [SP] = ACC
POP 1011 ACC = [SP], SP = SP + 1
LDR S 1100 DIN = [S]; DIN = [DIN]; ACC = DIN
STR S 1101 DIN = [S], DOUT = A; [DIN] = DOUT
MOV PC 1110 PC = ACC
MOV SP 1111 SP = ACC
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
34

B es c hreibung des M ic roc odes durc h einfa c he S pra c he
X = Y
der Inhalt des Registers Y wird nach
X verschoben
X = Y op Z
der Inhalt von Y (A-Bus der ALU)
wird mit Z (B-Bus der ALU)
verrechnet und nach X transportiert
X = [Y ]
der Inhalt von Y wird als
[X ] = Y
der Inhalt von X wird als
Adressinformation genommen und
der Inhalt von Y wird in diese
Adresse geschrieben
Adressinformation genommen. Der
Inhalt der Speicherstelle wird nach
X transportiert
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
35

B es c hreibung des M ic roc odes durc h einfa c he S pra c he
2
A C C = D in
D in = [S P ]
der Inhalt von D in wird nach A C C der Inhalt von SP wird als
transportiert, A C C und D in sind
Adressinformation benutzt
Registernamen
dazu muss der Adressmultiplexer
im Register D in muss oe (Output
auf 0 stehen
enable) gesetzt sein im Register A im Register SP muss oe (Output
muss ie (Input enable) gesetzt sein
enable) gesetzt sein im Register
da der Transport über die ALU
D in muss ie (Input enable) gesetzt
erfolgt muss die ALUfunktion B sein sein
da der Speicher nicht angesprochen da der Speicher angesprochen wird,
wird (keine [] enthalten) ist Memrq 0 muss Memrq 1 sein und da wir
und RnW 1 (Read)
Lesen wollen muss RnW auch 1
sein
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
36

B es c hreibung des M ic roc odes durc h einfa c he S pra c he
3
P C = P C + 1
die ALUfunktion muss A +1 sein
der Programmcounter wird auf den
A Bus gelegt und in der zweiten
Hälfte des Taktes wird das Ergebnis
der Berechnung wieder in den
Programcounter zurückgeschrieben
D in = [S P ], S P = S P +1
beiden Operationen können in
einem Takt durchgeführt werden, da
die Adressierung in der ersten
Takthälfte erfolgt und das
zurückschreiben in der zweiten
Takthälfte
oe und ie von P C müssen beide 1
sein
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
37

R eg eln für M U 02
[X ] = D out
wird in den Speicher geschrieben
muss die rechte Seite Dout sein
Memrq = 1 und RnW = 0
der zu schreibende Wert muss
vorher nach Dout gebracht werden
X = [Y ]
wird vom Speicher gelesen muss
keine A dres s e
wird in einem Befehl keine Adresse
benutzt (keine {] ) so ist
Memrq = 0 und RnW = 1
Nur ein Register darf jeweils auf einen
Bus schreiben (A oder B Bus) aber alle
dürfen lesen
die linke Seite (X) IR oder D in sein
Memrq = 1 und RnW = 1
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
38

Z us ta nds bes c hreibung des La debefehls
opcode =
LDA
LDA 1
DIN = [IR]
step = 2
fetch 0
IR = [PC], PC = PC+1
step = 1
opcode =
LDA
LDA 2
A = Din
step = 0
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
Jeder Befehl beginnt mit einem Fetch
Zyklus
Nach dem Fetchzyklus entscheidet der
Opcode im Instruction Register und die
Schrittnummer, welchen Zustand
unser Automat als nächstes annimmt
Die Schrittnummer ist unser
Programmcounter im Microcode und
beschreibt die Abfolge der Befehle im
Microcode
Zu jedem Schritt gehört eine
eindeutige Funktion, die sich wiederum
in die Timing-Control Logik umsetzen
läßt
39

D ie A ddition
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
ACC
A
SP
SP
PC
PC
IR IR
Din Din
ACC
A
SP
SP
PC
PC
IR IR
Din Din
C-Bus
C-Bus
ALU
A ALUB
ALU
A ALUB
A +B ,S
A-Bus
Timing/Control
B-Bus
A-Bus
Timing/Control
B-Bus
Das Instruktion Register wird zur Adressierung benutzt und der Wert nach Din gebracht D in =
[IR ]
Der Inhalt des Akkummulators wird auf den A Bus gelegt und der Inhalt von Din auf den B-Bus.
Die Alufunktion Inputs ist A +B ,S
Outputs Funktion
Instruction
Opcode
ADD S 0010
/Reset
step
Z
N
step
Adress
ACCoe
ACCie
PCoe
PCie
IRoe
1 1 x x 2 1 0 0 0 0 1 0 0 0 0 1 0 0 x 1 1
1 2 x x 0 x 1 1 0 0 0 0 0 0 1 0 0 0 A+B,S 0 1
IRie
SPoe
SPie
DINoe
DINie
DOUToe
DOUTie
ALU Function
MEMrq
RnW
Din = [IR]
ACC = ACC + Din
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
40

D ie O pera tion P us h, der A kkum ula tor w ird a uf den
S ta c k g es c hoben
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
ACC
A
SP
SP
PC
PC
IR IR
Din Din
ACC
A
SP
SP
PC
PC
IR IR
Din Din
C-Bus
C-Bus
ALU
A ALUB
A -1
ALU
A ALUB
A-Bus
Timing/Control
B-Bus
A-Bus
Timing/Control
B-Bus
MU1
Datenpfad
Data Out
Dout
Dout
Adress
0 1
Data In
Die Operation push benötigt drei Schritte
S P = S P -1
ACC
A
SP
SP
ALU
A ALUB
PC
PC
C-Bus
IR IR
Din Din
D out = A
[S P ] = D out
im letzten Schritt wird der Microprogramm
Counter Step auf null gesetzt, so dass sich
A-Bus
B-Bus
ein fetch Zyklus anschließt
Timing/Control
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
41

D er M u1 Z us ta nds a utom a t für lda , a dd und pus h
Nach dem Holen des
add
1
lda
1
lda
2
Opcodes im Fetch Zyklus
wird jeweils der durch den
Opcode vorgegebene
Zustand angesprungen
add
2
push
1
fetch
0
push
2
push
3
durch die Step Variable
(Programcounter im
Microcode) wird eine
Schleife durchlaufen, die
wieder bei Schritt 0 im Fetch
Zyklus endet
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
42

eding te S prüng e
jge
ACC15 = 1
1
fetch
0
jge
ACC15 = 0
1
in Abhängigkeit von Bit 15 des
Akkumlators (A >= 0 oder A < 0) wird
ein unterschiedlicher Zustand
angesprungen
ist A>=0 (ACC15 = 0) dann wird die
Operation PC = IR ausgeführt
ist A < 0 so wird keine Operation
ausgeführt (NOP)
der bedingte Sprung J N E ist
strukturell gleich, nur ist hier die
Zusatzbedingung, dass der
Accumluator null ist (Zero Flag)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
43

M u1 K ontroll Log ik für beding te S prüng e
Beide Befehle weisen jeweils 2 Zustände auf, die sich durch die Statusbits des
Akkumulators unterscheiden
Beide Zustände haben die Schrittnummer 1 und als Folgeschritt die Schrittnummer
0
Die Funktion NOP ist dadurch gekennzeichnet, dass kein Registerinhalt verändert
wird
alle Register haben oe und ie auf 0 und der Speicher wird auch nicht
Inputs Outputs Funktion
angesprochen
Instruction
MEMrq = 0
Opcode
/Reset
step
Z
N
step
Adress
ACCoe
ACCie
PCoe
PCie
JGE S 0101 1 1 x 0 0 x 0 0 0 1 1 0 0 0 0 0 0 0 B 0 1
1 1 x 1 0 x 0 0 0 0 0 0 0 0 0 0 0 0 x 0 1
JNE S 0110 1 1 1 x 0 x 0 0 0 0 0 0 0 0 0 0 0 0 x 0 1
1 1 0 x 0 x 0 0 0 1 1 0 0 0 0 0 0 0 B 0 1
IRoe
IRie
SPoe
SPie
DINoe
DINie
DOUToe
DOUTie
ALU Function
MEMrq
RnW
if ACC > 0 then PC = IR
If ACC

der S top B efehl
stop
1
Der Stop Befehl hat als Folgezustand
den Zustand stop
es wird kein fetchzyklus mehr
ausgeführt, so dass die
Zustandsmaschine in dieser Stellung
angehalten wird
fetch
0
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
45

R es et
Ist das Reset Signal angelegt, geht
unsere Zustandsmaschine immer in
stop
1
fetch
0
push
1
push
2
push
3
reset
den Zustand Reset
Im Reset Zustand wird der Program
Counter auf Null gesetzt
PC = 0
und die Zustandsvariable Step (der
Microprogram Counter) erhält
ebenfalls den Wert 0
Dadurch wird nach Beendigung des
Reset Signals mit dem Zustand fetch
fortgefahren und der Befehl von der
Adresse 0 geholt
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
46

P roblem e des M u1 D es ig ns
Der Entwurf begrenzt den Speicher auf 4096 Worte (12 Bit). Dies ist viel zu wenig.
Ein moderner Prozessor verwaltet einen Speicherraum von 4 Gigabyte (32 Bit)
oder sehr viel mehr (64 Bit).
ALU, Programmcounter, ACCU und andere Register auf min. 32 Bit vergrößern.
Die Begrenzung auf einen 4 Bit breiten Opcode verhindert, dass die logischen und
die Schiebebefehle implementiert werden können
Opcode Erweiterung und Verzicht auf Absolute Adressierung oder
Verzicht auf gleiche Wortbreite bei Instruktionen
Die Adressierung erfolgt meist durch absolute Adressierung. Das Befehlswort
enthält direkt die Adresse von der die Daten gelesen werden, oder an die sie
geschrieben werden.
Die Einführung von einer kleineren Anzahl von Registern, die direkt angesprochen
werden können erlaubt mehr Freiheiten
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
47

P roblem e des M u1 D es ig ns
Adressberechnungen müssen in einem Register zwischengespeichert werden.
Beispiel: Zugriff auf Stack + Offset, Zugriff auf Konstanten mit pc relativem Offset,
relative Sprungbefehle der ALU
Änderung des Datenpfads, so dass das Ergebnis der ALU als Adresse genutzt
werden kann
Einführung eines Adressregisters um Zykluszeit zu verkürzen
Es gibt nur ein Datenregister. Da der Zugriff auf den Speicher langsam und
aufwändig ist, ist es sinnvoll statt eines Akkumulators einen Registersatz mit
mehreren Registern einzuführen
Änderung des Befehlssatz notwendig
Entscheidung über 2 oder 3 Adressbefehle (Beispiel ADD R1, R2, R3)
Einführung von A,B und C Bus notwendig um Flexibiltät zu bekommen
Übergang zur Load/Store Architektur bei Befehlssatz von konstanter Wortbreite
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
48

P roblem e des M U 0 D es ig ns
Der Programmcounter muss jedesmal in einem eigenen Schritt durch die ALU
erhöht werden. Das verlangsamt den Prozessor
ein eigener Incrementer für den Programmcounter
ein zweites Befehlsregister, in dem der nächste Befehl zwischengespeichert
werden kann (Pipeline)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
49

kom plexe A dres s berec hnung und m a xim a le La ufzeit
ohne Z w is c hens peic herung der A dres s e beim H olen
eines Werts vom S ta c k m it O ffs et
Speicher
Mu2
Datenpfad
Data Out
Dout
Adress
Stackpointer +
Offset
Data In
Date
n
Stackpointer
AA
SP
PC
IR
Din
ALU
Offse
t
Die Gesamtlaufzeit
für diesen Befehl
ist zu lang
Timing/Control
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
50

K om plexe A dres s berec hnung en na c h E inführung des
A dres s reg is ters
MU3
Datenpfad
Data Out
Dout
Adress
Aout
Data In
Es wird jetzt ein
Takt mehr benötigt
um Daten aus dem
Speicher zu holen,
aber die
AA
SP
PC
IR
Din
Taktfrequenz kann
höher sein, da die
ALU
Laufzeiten pro
Teilstück kürzer
sind
Timing/Control
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
51

K om plexe A dres s berec hnung en
In vielen Operationen werden Adressberechnungen benötigt, die im einfachen MU0
Design nicht möglich sind. Dazu gehören
relative Sprünge, d.h. Sprünge bei denen zu dem augenblicklichen
Programmzähler ein Offset hinzugezählt wird
komplexere Adressierungsarten, wie das indirekte Laden und Speichern mit einem
Offset, bei dem die Basisadresse in einem Register steht (z.B. Stackpointer) und
zu dieser Adresse noch ein Offset addiert wird
Laden von PC-relativen Konstanten. Bei Prozessoren mit einer festen
Befehlsbreite können nur kleine Konstanten direkt im Code dekodiert werden.
Konstanten können aber auch geladen werden, wenn sie in der Nähe des
augenblicklichen Programms stehen, z.B. hinter der Returnanweisung eines
Unterprogramms
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
52

ela tive S prüng e
.L1:
.L2:
movs r2, r2, LSR #1
bcc .L2
adds r0, r0, r3
adc r1, r1, r4
adds r3, r3, r3
adc r4, r4, r4
cmp r2, #0
bne .L1
.L1
Viele Sprünge in Programmen haben
nur eine kurze Sprungweite
Sie lassen sich viel besser als relative
Sprünge darstellen
.L2
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
53

K om plexe A dres s berec hnung : B eis piel S ta c k
In Unterprogrammen wird dynamischer
ldr [sp + offset]
Speicher reserviert, indem der
Speicher
Stackpointer nach unten gesetzt wird
A
sp
return pc
var x
var y
var b
var c
var d
var e
Offset aus
Instruction
register
Der Zugiff auf den Speicher erfolgt
über den Stack und einen Offset, der
im Befehl enthalten ist
push und pop sind nicht ausreichend,
da bei mehreren Variablen auf dem
Stack jeweils beim Lesen der Stack
geräumt werden müsste
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
54

K om plexe A dres s berec hnung : B eis piel rela tive
S prüng e
Data Out Adress Data In
Data Out Adress Data In
Dout
Aout
Dout
Aout
A
SP
PC
IR
Din
A
SP
PC
IR
Din
ALU
ALU
Timing/Control
Timing/Control
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
55

P roblem : der Fetc h Z yklus bra uc ht m a nc hm a l 2 Ta kte
MU0-3
Datenpfad
Data Out Adress Data In
Dout
Aout
MU0-3
Datenpfad
Data Out Adress Data In
Dout
Aout
A
SP
PC
IR
Din
A
SP
PC
IR
Din
ALU =A
ALU
=A+1
Timing/Control
Holen der Adresse, nur
notwendig wenn Aout
überschrieben wurde
Timing/Control
Holen der Instruktion und
inkrementieren des PC
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
56

R eg is tera rc hitektur
Die Ergebnisse können in einem von n Registern gespeichert werden
Die Gesamtzahl der Register ist normalerweise eine Zweierpotenz. Gebräuchlich
sind Registersätze von 8 (ARM-Thumb), 16 (ARM), 32 (Power PC, MIPS) und
mehr Register.
Manchmal werden Spezialregister, wie PC, SP und LR wie die anderen Register
adressiert. Dies hat den Vorteil, dass ihre Werte in arithmetischen Operationen und
zur Adressierung benutzt werden können.
Beispiel im ARM Befehlssatz ist der Program Counter R15
das Link Register R14
und der Stackpointer R13
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
57

R eg is tera rc hitektur
Die Adressierung der jeweiligen Quell- und Zielregister muss im Befehl enthalten
sein. Bei 16 Registern ist daher eine 4 Bit Adressinformation für Quell und
Zielregister notwendig
2 Adress Befehle wie add R0, R1 ; R0 += R1
benötigen 2n Bits zur Dekodierung
3 Adress Befehle wie add R0, R1, R2 ; R0 = R1 + R2
benötigen 3n Bits zur Dekodierung
Prozessoren mit 16 Bit Befehlssatz haben vorwiegend 2 Adress Befehle und
wenige Register, Prozessoren mit 32 Bit Befehlssatz haben meist 3 Adress
Befehle und viele Register
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
58

K ons equenzen a us der R eg is tera rc hitektur
Die Register erlauben eine schnelle Speicherung von Werten
Die arithmetischen Befehle lassen sich in einem Takt ausführen
Register erlauben einen indirekten Zugriff auf Variablen, indem der Inhalt eines
Registers als Adresse genutzt wird. Die Registerbreite sollte daher so groß sein,
dass sich jede Speicheradresse darin speichern läßt
Dies führt im Augenblick zum Übergang von 32 Bit zu 64 Bit Rechnern, da bei 4
Gigabyte die Speichergrenze für 32 Bit Rechnern liegt
Der direkte Zugriff (Adresse im Befehl dekodiert) funktioniert bei einem Befehlssatz
mit gleicher Breite aller Befehle nicht mehr
Das Laden von Konstanten (Immediate Werte) in ein Register ist schwierig, da nur
kleine Immediate Werte im Befehlscode Platz haben
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
59

U nterprog ra m m a ufrufe und da s Link R eg is ter
Die Einführung eines Link Registers erlaubt es, Unterprogrammaufrufe
durchzuführen, ohne dass die Rücksprungadresse auf den Stack geschrieben
werden muss. Bei Ausführung eines Unterprogramms wird die Rücksprungadresse
im Linkregister gespeichert und nach dem Programm wieder vom Linkregister in
den Programcounter geschoben
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
60

E ine V erbes s erte A LU
Einsatz von Modifikatoren
Der Modifikator kann den Eingang
durchschalten oder alle Bits auf 0
ALU
Funktion
AA
ALU
BB
oder 1 setzen
Einsatz eines Shifters
Modifizierer
Modifizierer
Shift
Modification
Shift Weite
Der Shifter kann den Wert um die
Shiftweite nach links oder nach
rechts schieben, oder eine Rotation
durchführen
Weitere Alufunktionen
neben A+B und A-B und A+B+1
kann die ALU noch Bitoperationen
durchführen
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
A ∧ B, A ∨ B, ¬ A, ¬ Β, Α xor Β
61

R eg is ters a tz: Ü berg a ng von A kkum ula tor zur R eg is ter
A rc hitektur
Dieser Prozessor funktioniert so noch
nicht
Data Out Adress Data In
Die einfache Operation add r d
, r n
, r m
Mu4 Datenpfad
Dout
Aout
kann nicht erzeugt werden, da die
Registerbank nur Zugriff auf den A Bus
AAA
R0-Rn
A SP
LR
PC
IR
Din
hat
Die Registerbank braucht zwei
ALU
Ausgänge, sowohl auf A als auch auf
den B Bus
Timing/Control
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
62

V erbes s erung des internen B us s ys tem s und S hifter
In den bisherigen Modellen konnten die Registerinhalte auf den A Bus gelegt
werden und Daten und Immediate Konstanten auf den B Bus
Dies ist jedoch in einer Registerarchitektur nicht optimal, da die arithmetischen
Operationen zwei Registeroperanden haben sollten
Eine Verbesserung stellt es dar, wenn die Registerinhalte sowohl auf den A als
auch auf den B Bus gelegt werden können
Die Einführung des Shifters erlaubt es den Operanden des B Bus vor der
Verarbeitung noch einmal zu schieben. Dies ist besonders für
Adressberechnungen wichtig, da häufig ein Wortoffset in eine Adresse auf Byte
Basis umgewandelt werden muss
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
63

V erbes s erung des internen B us s ys tem s und S hifter
Mit dieser Anordnung lassen sich die
Mu5 Datenpfad
BB A CC
PC
LR
SP
Adress
Aout
ALU
IR
Data In
Din
meisten Befehle realisieren
Jedes Register besitzt jetzt einen
Ausgang für den A und den B Bus
Operanden die über den B Bus zur Alu
gelangen können vor der Operation
R0-Rn
AAAAA
Shifter
noch geschoben werden
Auf dem B Bus können kleine
Dout
Data Out
Timing/Control
Immediate Werte aus dem Instruction
Register in Berechnungen benutzt
werden
Es werden aber noch zu viele Takte
pro Operation benötigt
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
64

Fetc h Z yklus im M u5
In Aout steht im Normalfall eine
Speicher
Kopie von PC
Mu5 Datenpfad
B A C
PC
LR
SP
Aout
ALU
Adress
A+1
IR
Data In
Din
Nur nach einem Datentransfer
muss der Inhalt von PC wieder in
das Register
Aout kopiert werden
AA
R0-Rn
AA A Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
65

A rithm etis c he O pera tionen
Mu5 Datenpfad
B A C
PC
Adress
Aout
Data In
arithmetische Operationen lassen sich
in einem Taktzyklus + Fetch
durchführen
LR
IR
Din
SP
ALU
AAAA
R0-Rn A Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
66

D a tentra ns fer
Adress
Data In
Adress
Data In
Mu5 Datenpfad:
Adressberechnung
B A C
PC
Aout
Mu5 Datenpfad
B A C
PC
Aout
LR
IR
Din
LR
IR
Din
SP
ALU
SP
ALU
A R0-Rn
AA A Shifter
A R0-Rn
AA A Shifter
Dout
Timing/Control
Dout
Timing/Control
Adress
Data Out
Data In
Data Out
Mu5 Datenpfad:
Schreiben und Reload von Aout
B A C
Aout
PC
LR
IR
Din
SP
ALU
R0-Rn
AAAA A
Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
67

D ie S teuerm a trix des M u5
Notwendige Outputs
Bedeutung
A-Bus Adresse
B Bus Adresse
C Bus Adresse
IR ie, oe
Aout ie,oe
Dout ie,oe
Din ie,oe
Alu Funktion
Shift Funktion
Shift Wert
Breite
4 Bit
4 Bit
4 Bit
2 Bit
2 Bit
2 Bit
2 Bit
5 Bit
2 Bit
5 Bit
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
68

V erbes s erte A dres s berec hnung
Mu6 Datenpfad
Adress
Data In
Aout
PC
ADD
BB
AA
LR
CC
DD
+2/4
IR
Din
SP
ALU
AAA R0-Rn
A
Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
69

V erbes s erte A dres s berec hnung
In unserem MU0 Modell verlieren wir jeweils einen Takt pro Befehl um im Fetch
Zyklus die nächste Adresse für den Programmcounter zu berechnen.
In dem verbesserten Ansatz kann die nächste Adresse direkt ohne über die ALU zu
gehen in das Adressregister geladen werden
Ein Addierer holt sich den Wert aus dem Adressregister, addiert einen Offset hinzu
und schreibt bei Bedarf den Wert wieder in den Programmcounter zurück
Jetzt kann der nächste Befehl, oder das nächste Datenwort geholt werden, ohne
dass die ALU oder der C Bus belegt werden
Begrenzt wird dieses Design durch den Umstand, dass der Wert im Instruction
Register bis zum Ende des Befehls erhalten bleiben muss, weil darüber die
Steuerung erfolgt
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
70

B eis piel: s pekula tive B efehls a us führung
while
if
call
switch, goto
bedingter Sprung
wird ausgeführt
bedingter Sprung
wird nicht ausgeführt
unbedingte Sprünge
werden ausgeführt
unbedingter Sprung
wird ausgeführt
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
71

E inführung einer P ipeline
Mu7 Datenpfad
Adress
Data In
Aout
PC
ADD
IR0
BB
AA
LR
CC
DD
+2/4
IR1
Din
SP
ALU
IR2
AAA
R0-Rn
A Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
72

P ipeline
Die Pipeline erlaubt es den nächsten Befehl zu holen, während der letzte Befehl
noch bearbeitet wird.
Die Steuerung verwendet die Werte in allen Instructionregistern. Sprünge werden
schon im ersten Register erkannt und ausgewertet. Dazu besitzen viele
Prozessoren eine eigene zusätzliche ALU zur Sprungberechnung.
unbedingte Sprünge werden berechnet und die nächste Instruktion an der richtigen
Stelle geholt
bedingte Sprünge werden bei Sprüngen zurück (Schleifen) genommen, bei
Sprüngen nach vorne (if..else) nicht genommen. Dies nennt man spekulative
Befehlsausführung
Falls die Spekulation falsch war, muss die Pipeline geleert und frisch gefüllt werden
Moderne Prozessoren besitzen Pipelines mit 5 bis 17 Stufen
Als Flaschenhals stellt sich jetzt der gemeinsame Bus für Daten und Befehle
heraus
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
73

E inführung der H a rva rd A rc hitektur
Mu8 Datenpfad
Instruction
Data
Address
Address
Instruction In
Data In
IAout
DAout
PC
ADD
IR0
LR
BB AA CC DD
+2/4
ADD
IR1
Din
SP
ALU
+2/4
IR2
AA
R0-Rn
AAA A Shifter
Dout
Timing/Control
Data Out
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
74

D ie H a rva rd A rc hitektur
Durch die Trennung von Daten und Befehlsbus kann der Durchsatz deutlich erhöht
werden.
In einem Befehl können jetzt sowohl Daten geholt oder geschrieben und ein Befehl
geholt werden
Auch hier erhält das Adressregister wieder einen Addierer um Blocktransfers von
Daten zu ermöglichen
Das Zurückschreiben der letzten Adresse in ein Register erfordert einen Zugriff auf
den C Bus
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
75

B eis piele für einen 16/32 B it Ins truktions s a tz (A R M
Thum b2)
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
opcode
opcode
00xxxx
Instruction or instruction class
Shift (immediate), add, subtract, move, and compare
010000 Data processing
010001 Special data instructi
01001x
0101xx
011xxx
100xxx
10100x
10101x
1011xx
11000x
11001x
1101xx
11100x
Load from Literal Pool, see LDR (literal)
Load/store single data item
Generate PC-relative address, see ADR
Generate SP-relative address, see ADD (SP plus immediate)
Miscellaneous 16-bit instructi
Store multiple registers, see STM / STMIA / STMEA
Load multiple registers, see LDM / LDMIA / LDMFD
Conditional branch, and supervisor call
Unconditional Branch, see B
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
76

32 B it Ins truktionen
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 op1 op2 op
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
77

32 B it Ins truktionen
op1 op2 op Instruction class
01 00xx 0xx x Load/store multiple
01 00xx 1xx x Load/store dual or exclusive, table branch
01 01xx xxx x Data processing (shifted register)
01 1xxx xxx x Coprocessor instructi
10 x0xx xxx 0 Data processing (modified immediate)
10 x1xx xxx 0 Data processing (plain binary immediate)
10 xxxx xxx 1 Branches and miscellaneous c
11 000x xx0 x Store single data item
11 00xx 001 x Load byte, memory hints
11 00xx 011 x Load halfword, unallocated memory hints
11 00xx 101 x Load word
11 00xx 111 x UNDEFINED
11 010x xxx x Data processing (register)
11 0110 xxx x Multiply, and multiply accumulate
11 0111 xxx x Long multiply, long multiply accumulate, and divide
11 1xxx xxx x Coprocessor instructions
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
78

A rithm etis c he und log is c he B efehle
15 14 13 9 8 7 6 5 4 3 2 1 0
0 0 opcode
opcode Instruction See
000xx Logical Shift Left LSL (immediate)
001xx Logical Shift Right LSR (immediate)
010xx Ar ithmetic Shift Right ASR (immediate)
01100 Add register ADD (register)
01101 Subtract register SUB (register)
01110 Add 3-bit immediate ADD (immediate)
01111 Subtract 3-bit immediate SUB (immediate)
100xx Move MOV (immediate)
101xx Compare CMP (immediate)
110xx Add 8-bit immediate ADD (immediate)
111xx Subtract 8-bit immediate SUB (immediate)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
79

D ie D a ten-V era rbeitung s B efehle
15 10 9 6 5 4 3 2 1 0
0 1 0 0 0 0 opcode
opcode Instruction
See
0000 Bitwise AND AND (register)
0001 Exclusive OR EOR (register)
0010 Logical Shift Left LSL (register)
0011 Logical Shift Right LSR (register)
0100 Ar ithmetic Shift Right ASR (register)
0101 Add with Carry ADC (register)
0110 Subtract with Carry SBC (register)
0111 Rotate Right ROR (register)
1000 Set flags on bitwise AND TST (register)
1001 Reverse Subtract from 0 RSB (immediate)
1010 Compare Registers CMP (register)
1011 Compare Negative CMN (register)
1100 Logical OR ORR (register)
1101 Multiply Two Registers MUL
1110 Bit Clear BIC (register)
1111 Bitwise NOT MVN (register)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
80

D er A dditions befehl
15 9 8 7 6 5 4 3 2 1 0
0 0 0 1 0 0 0 Rm Rn Rd
15 10 9 8 7 6 5 4 3 2 1 0
0 1 0 0 0 1 0 0 D RM Rdn
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 0 1 0 1 1 0 0 0 S 0 imm3 imm2
Rn Rd type Rm
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
81

V erg leic h H a rva rd
A rc hitektur
von N eum a nn
Programm
Speicher
Daten
Adressen
Rechenwerk+
Steuerwerk
Je ein Befehls- und
Datenbus
Schneller gleichzeitiger
Zugriff auf Programm
und Daten
Nur ein Bus für Befehle und
Daten
Kein Program Fetch bei
Datenzugriffen
Rechenwerk+
Steuerwerk
I/O
Adressen
I/O
Daten
Daten
Speicher
Daten +
Programm
Speicher
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
82

S ta c k-A rc hitektur
Stacks werden unabhängig von der
jeweiligen Architektur bei
Unterprogrammaufrufen und
Parameterübergaben verwendet. Ein
Call- Befehl „pusht“ implizit die
Rücksprungadresse und ggf.
Registerstati, ein Return „popt“ diese
Werte wieder.
push Op_A
push Op_B
add
pop Op_C
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
83

A kkum ula tor-A rc hitektur
Ausgezeichnetes Register: Akku
LOAD und STORE wirken nur auf Akku. Er
ist als expliziter Operand an jeder Operation
beteiligt. Jede Operation braucht nur eine
Adresse
Sehr kompaktes Befehlsformat
LDA Op_A ; Op_A von Speicher -> Akku
ADD Op_B ; Akku = Akku + Op_B
STA Op_C ; Op_C (= Op_A + Op_B) Akku -> Sp
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
84

R eg is ter-R eg is ter-A rc hitektur
RISC (Load-Store-Architektur)
alle Operationen greifen nur auf Register
zu,
nur LOAD und STORE greifen auf Speicher
zu
32 – 512 Register verfügbar
einfaches Befehlsformat fester Länge
alle Instruktionen brauchen in etwa gleich
lange
LOAD R1, Op_A ; lade Op_A aus Speicher in R1
LOAD R2, Op_B ; lade Op_B aus Speicher in R2
ADD R3, R1, R2 ; addiere R1 und R2, Ergbn. -> R3
STORE Op_C, R3 ;
speichere R3 -> Op_C (=Op_A + Op_B)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
85

R eg is ter-S peic her-A rc hitektur
CISC (Mischung von Akkumulator- und Load-Store-
Architektur)
Operationen greifen auf Register und/oder
Speicher zu
Befehlsformat variabler Länge
mächtige Befehle
stark unterschiedliche Zeiten für
Instruktionsausführung
MOV AX, Op_A ; Op_A von Speicher -> Register AX
ADD AX, Op_B ; AX = AX + Op_B
MOV Op_C, AX ; Op_C = AX (= Op_A + Op_B)
Vorlesung Rechnerarchitektur
© Gerhard Raffius, WS 2009/10, h_da - Fachbereich Informatik
86