Asic-Fertigung
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Asic-Fertigung
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1<br />
ASIC-<strong>Fertigung</strong><br />
Vom Sand zum<br />
hochkomplexen Chip<br />
A. Steininger / TU Wien
2<br />
Überblick<br />
Motivation für ICs<br />
Entwicklungstrends in der IC-Technik<br />
Aufbau & <strong>Fertigung</strong> eines Chips<br />
Moderne Formen von Chips (MCM, SOC)<br />
Kosten & Ausbeute<br />
Grenzen der Technologie<br />
A. Steininger / TU Wien
3<br />
Warum „Integrated Circuit“?<br />
Schaltung wird kleiner<br />
schneller<br />
leistungsfähiger<br />
stromsparender<br />
störsicherer<br />
billiger<br />
einfacher wartbar<br />
schwerer kopierbar ...<br />
A. Steininger / TU Wien
4<br />
Kleiner...<br />
100<br />
10<br />
1<br />
2000 02 04 06<br />
–11% /Jahr<br />
–25% /Jahr<br />
–16% /Jahr<br />
22nm<br />
15nm<br />
0.002µm 2<br />
08 10 12 14 16<br />
Stand 2002:<br />
Gate-Länge<br />
75nm (Prozessor)<br />
107nm (ASIC)<br />
Leiterbahnabstand<br />
115nm (DRAM)<br />
130nm (Prozessor)<br />
Größe einer Zelle<br />
0,1µm 2 (DRAM)<br />
A. Steininger / TU Wien
5<br />
Schneller...<br />
100<br />
10<br />
1<br />
2000<br />
+26% /Jahr<br />
+10% /Jahr<br />
30GHz<br />
02 04 06 08 10 12 14 16<br />
3ns / 333MHz<br />
0,6ns / 1,5GHz<br />
Stand 2002:<br />
Taktfrequenz<br />
2,5 GHz<br />
DRAM-Zugriff<br />
Single: 15ns<br />
66MHz<br />
Burst: 3ns<br />
333MHz<br />
A. Steininger / TU Wien
6<br />
Leistungsfähiger...<br />
100<br />
10<br />
1<br />
2000<br />
1,2Gbit/7,2GTrans<br />
1,2GTrans<br />
+33% /Jahr<br />
37Gbit<br />
+28% /Jahr<br />
+26% /Jahr<br />
02 04 06 08 10 12 14 16<br />
Stand 2002:<br />
Speicherdichte<br />
DRAM: 0,7 Gbit/cm 2<br />
SRAM: 40 Mbit/cm 2<br />
Logikdichte<br />
SRAM: 240MTrans/cm 2<br />
Logik: 50MTrans/cm 2<br />
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7<br />
Das Moore‘sche Gesetz<br />
„Die Komplexität verdoppelt sich alle 1,5 Jahre“<br />
A. Steininger / TU Wien
8<br />
Komplexitätsmaße<br />
„Transistoren“<br />
1970: ca. 10...100<br />
2000: weit über 10 Millionen<br />
„Gate Count“<br />
Anzahl der äquivalenten 2-Input NAND-Gatter<br />
Prozeßtechnologie („x µm“)<br />
Länge des kleinsten Transistors<br />
„Feature Size“ λ ist die Hälfte davon<br />
A. Steininger / TU Wien
9<br />
Billiger...<br />
100<br />
10<br />
1<br />
≈ const.<br />
–29% /Jahr<br />
2000 02 04 06 08 10 12 14<br />
0,55ct<br />
0,04ct<br />
16<br />
Stand 2002:<br />
Herstellungskosten<br />
DRAM: 70 ct /Mbit<br />
Prozessor:<br />
5 ct / Mio. Trans.<br />
Testkosten<br />
>50% der<br />
Herstellungskosten<br />
A. Steininger / TU Wien
10<br />
Aufbau digitaler Logik<br />
feste Verbindungen<br />
(Verdrahtung)<br />
Schaltbare<br />
Verbindungen<br />
Isolation<br />
A. Steininger / TU Wien
11<br />
Bestandteile eines Chips<br />
Feste Verbindungen:<br />
Polykristallines Silizium („Poly-Si“)<br />
Aluminium bzw. Kupfer<br />
Schaltbare Verbindungen<br />
Dotiertes Silizium („n-Si“, „p-Si“)<br />
Isolation<br />
Silizium-Dioxid (SiO 2 )<br />
A. Steininger / TU Wien
12<br />
Der MOS-Transistor<br />
Poly-Silizium<br />
(Kontakte)<br />
Silizium-Dioxid<br />
(Isolator)<br />
n-dotiertes Si<br />
p-dotiertes Si<br />
(„Substrat“)<br />
Metall<br />
(früher)<br />
Oxid<br />
Semiconductor<br />
(Si)<br />
A. Steininger / TU Wien
Rohmaterial für einen Chip<br />
13<br />
A. Steininger / TU Wien
14<br />
Silizium<br />
diamantähnliche<br />
Kristallstruktur<br />
Leitfähigkeit<br />
stark Temperaturabh.<br />
bei 20°C schlecht<br />
bei 0K Isolator<br />
„Halbleiter“<br />
Vorkommen<br />
Erdkruste (27,8 %)<br />
Sand, Quarz, Kiesel,...<br />
4+ 4+ 4+<br />
4+ 4+ 4+<br />
4+ 4+ 4+<br />
A. Steininger / TU Wien
15<br />
Ein fertiger Chip<br />
Die („chip“)<br />
Bonding<br />
Package<br />
A. Steininger / TU Wien
16<br />
Chipfertigung im Überblick<br />
Silicon ingot Blank Wafers<br />
Bond die<br />
to package<br />
Packaged<br />
dies<br />
Tested<br />
dies<br />
Slicer 20 to 30 processing steps<br />
Part<br />
tester<br />
Die<br />
tester<br />
Individual<br />
dies<br />
Tested packaged<br />
dies<br />
Dicer<br />
Patterned<br />
wafers<br />
Ship tp customers<br />
A. Steininger / TU Wien
17<br />
Vom Sand zum Wafer<br />
SiO 2 hoher Reinheit (99%)<br />
(Felsquarz, Seesand)<br />
div. Mahl- und Schmelzprozesse<br />
polykristallines Reinst-Si (10 -9 = 99,9999999%)<br />
Tiegelziehen<br />
nach Czochralski<br />
(bei über 1400° C)<br />
Si-Einkristall mit<br />
definierter Orientierung<br />
Schneiden mit Diamantsäge<br />
A. Steininger / TU Wien
18<br />
Vom Wafer zum Chip<br />
Oxidation: Si SiO2 Isolator<br />
Dotierung: Si n-Si bzw. p-Si Schalter<br />
Anlagerung Cu, Al Verbindung<br />
Photolithographie<br />
zur gezielten Beschränkung der Prozesse<br />
Abbildung der gewünschten Strukturen<br />
Ätzen<br />
Zum selektiven Entfernen von Oxid bzw. Metall<br />
A. Steininger / TU Wien
19<br />
n-Dotierung<br />
Es werden vereinzelt<br />
5-wertige Atome in<br />
das Si-Kristallgitter<br />
eingepflanzt.<br />
Ein Elektron ist jeweils<br />
nicht am Gitter<br />
beteiligt => „frei“<br />
„n-Silizium“<br />
„p-Silizium“: 3-wertige<br />
Atome eingepflanzt<br />
4+ 4+ 4+<br />
4+ 5+ 4+<br />
4+ 4+ 4+<br />
A. Steininger / TU Wien
Photolithographie: Beispiel<br />
20<br />
(1) Photolack aufbringen<br />
(2) Belichtung mit UV<br />
(3) Entwickeln und Reinigen<br />
(4) Ätzen und Reinigen<br />
(5) Ionenimplantation (Dotieren)<br />
A. Steininger / TU Wien
21<br />
Aufbau eines Die<br />
Zellen:<br />
die Transistoren / Zellen benötigen 5...10<br />
Layers (Diffusionsprozesse auf dem Silizium)<br />
Interconnect:<br />
für die Verbindungen stehen weitere 5...10<br />
Layers zur Verfügung (Metallisierung)<br />
für jeden Layer gibt es eine „Maske“<br />
A. Steininger / TU Wien
Zweck der Masken<br />
22<br />
Zur Erreichung der gewünschten Strukturen<br />
müssen die Prozess-Schritte gezielt auf kleine<br />
Bereiche angewandt werden.<br />
Diese strukturelle Information ist auf Masken<br />
gespeichert (vgl. Schablone)<br />
Photolack wird auf die gesamte Oberfläche<br />
aufgebracht, danach über die Maske belichtet.<br />
In den belichteten Bereichen lässt sich der Lack<br />
abwaschen, in den nicht belichteten verbleibt er<br />
als Abdeckung.<br />
A. Steininger / TU Wien
Beispiel für Masken<br />
23<br />
n well p well n diff p diff poly<br />
contact metal 1 via metal 2<br />
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Feature Size λ<br />
24<br />
kleinste darstellbare Strukturgröße<br />
Maß für den Technologiefortschritt<br />
Angegeben wird meist die Kanallänge 2λ<br />
Diese liegt derzeit (2002) bei 0.13µm<br />
Vergleiche: menschl. Haar: 100µm<br />
Staubkorn: 50µm<br />
Mit der Feature Size<br />
sinkt die Fläche des Transistors (∝ λ 2 )<br />
steigt die Geschwindigkeit des Transistors (∝ λ)<br />
sinkt der Leistungsverbrauch des Transistors<br />
A. Steininger / TU Wien
Typische Prozessparameter<br />
25<br />
Kanal: Länge L: 2λ<br />
Breite W: 3λ<br />
Oxid: Dicke T ox < 1nm<br />
(= wenige Atomlagen!)<br />
Diffusionsbereich:<br />
Länge 3λ<br />
Metall-Verbindungen:<br />
Breite 3λ<br />
Abstand 3λ<br />
T OX<br />
L<br />
W<br />
A. Steininger / TU Wien
Interconnect<br />
26<br />
Cu-M2 M2 M2<br />
Via 1<br />
Cu-M6 Cu-M6<br />
Via 2<br />
Cu-M5<br />
Via 4<br />
Cu-M4<br />
Cu-M3 M3 M3<br />
Via 1<br />
Cu-M1 PE-OX Cu-M1 Cu-M1<br />
PE-PSG<br />
HDP-OX<br />
M5 M5<br />
Contact<br />
M4<br />
Via 3<br />
Poly Poly Poly<br />
STI STI<br />
N-Well P-Well<br />
Mehrere Lagen aus Al bzw. Cu-“Leiterbahnen“ verbinden die Transistoren,<br />
dazwischen jeweils Isolation & Durchkontaktierungen<br />
A. Steininger / TU Wien<br />
W<br />
Via 2<br />
Via 5
Der bearbeitete Wafer<br />
27<br />
Intel<br />
= 30 cm („Pizza“)<br />
Dicke ≈ 0,5mm<br />
A. Steininger / TU Wien
Der Wafertest<br />
28<br />
Jeder Chip wird<br />
mit Prüfspitzen<br />
kontaktiert und<br />
getestet<br />
Defekte Chips<br />
werden mit Farbe<br />
markiert<br />
A. Steininger / TU Wien
Der fertige Die<br />
29<br />
Intel Pentium 4:<br />
42 Mio<br />
Transistoren<br />
2,5 GHz<br />
0,13 µm<br />
(Stand 2002)<br />
A. Steininger / TU Wien
Packaging: Prinzip<br />
30<br />
Der fertige Die wird mit<br />
Passivierung überzogen<br />
Der Chip kommt in ein Gehäuse (Package):<br />
mechanische Befestigung (die attach) und<br />
Kontaktierung der Anschlüsse (bonding)<br />
Schutz<br />
Standard-Kontaktierung auf der Leiterplatte<br />
Wärmeabfuhr<br />
„Flip-Chip“: ohne Package auf Leiterplatte<br />
A. Steininger / TU Wien
Packaging: Beispiele<br />
31<br />
A. Steininger / TU Wien
Bonding<br />
32<br />
Dünne Drähte<br />
verbinden die<br />
Kontakte auf<br />
dem Die mit<br />
den Package-<br />
Pins<br />
A. Steininger / TU Wien
Packaging: Trends<br />
33<br />
A. Steininger / TU Wien
Multichip-Module (MCM)<br />
34<br />
mehrere Dies in<br />
einem Gehäuse<br />
billiger<br />
kleiner<br />
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System on a chip (SOC)<br />
35<br />
ADC<br />
DSP<br />
ROM<br />
DAC<br />
RAM<br />
74xx<br />
CPU<br />
Flash<br />
I2C<br />
USB<br />
74xx<br />
ADC DAC<br />
DSP<br />
glue<br />
RAM<br />
CPU<br />
ROM Flash<br />
I2C USB<br />
alle für die Anwendung benötigten Funktionen<br />
werden auf einem Chip (Die) untergebracht<br />
weitere Platzersparnis<br />
A. Steininger / TU Wien
Test<br />
36<br />
selbst bei perfekt fehlerfreiem Design<br />
gibt es noch Fehlerquellen<br />
im Wafer-Material<br />
bei der Lithographie<br />
in den Prozessen<br />
beim Packaging<br />
...<br />
Der Chip muss unbedingt getestet werden<br />
(Details siehe später)<br />
A. Steininger / TU Wien
Kosten und Ausbeute (Yield)<br />
37<br />
Ausbeute: Anteil der funktionstüchtigen Chips<br />
in % bezogen auf alle produzierten Chips<br />
(= funktionstüchtige + defekte)<br />
siehe<br />
nächste Folie<br />
€ _<br />
IC<br />
=<br />
Design for<br />
Testability<br />
SOC, MCM, Flip-Chip<br />
€ _ Die + € _Test<br />
+ € _ Packaging<br />
final test yield<br />
+ Design<br />
+ Licensing<br />
+ Overheads ...<br />
Ausbeute steht im Nenner, daher sehr kritisch<br />
A. Steininger / TU Wien
Kosten: Wafer und Chipfläche<br />
38<br />
€ _<br />
große Wafer<br />
Die<br />
=<br />
Wafer area<br />
≈<br />
Die area<br />
€ _Wafer<br />
⎜<br />
⎛ Dies ⋅<br />
⎝ Wafer<br />
Die<br />
yield<br />
1<br />
≈<br />
⎛<br />
Die area ⎞<br />
⎜1+<br />
( Defects per area ⋅ ) ⎟<br />
⎝<br />
2 ⎠<br />
⎟<br />
⎞<br />
⎠<br />
hochreine Wafer<br />
Die Kosten steigen mit der 3.Potenz der Chipfläche!<br />
A. Steininger / TU Wien<br />
2
Grenzen der Technologie<br />
39<br />
für die weitere Miniaturisierung sind viele<br />
Grenzen abzusehen:<br />
physikalische Grundgesetze<br />
materialbedingte Grenzen<br />
strukturbedingte Grenzen<br />
fertigungsbedingte Grenzen<br />
wirtschaftliche Grenzen<br />
Grenzen des Interconnect<br />
bisher wurden Grenzen stets überwunden ...<br />
A. Steininger / TU Wien
Grenzen der Miniaturisierung<br />
40<br />
kleinste Ladungseinheit ist das Elektron<br />
e = -1,602 . 10 -19 C<br />
Isolator bricht bei hoher Feldstärke durch<br />
Feldstärke = Spannung/Dicke = V DD/T ox<br />
Größe der Atome<br />
Si-Atom = 0.05nm, T ox < 10 Atomlagen<br />
„Tunnelströme“ durch dünne Isolatoren<br />
steigen exponentiell an: - bei dünnerem Gate-Oxid<br />
- bei kürzerem Kanal<br />
A. Steininger / TU Wien
41<br />
Miniaturis.: weitere Grenzen<br />
Wellenlänge des Lichts<br />
Sichtbarer Bereich: 750...400nm, UV 400... ca. 150nm<br />
Molekülgröße des Photolacks<br />
„Statistik“ der Dotation gilt nicht mehr<br />
Bald nur mehr wenige n- / p-Atome je Diffusionsbereich<br />
„Bändermodell“ gilt nicht mehr<br />
Die thermische Leitfähigkeit ist begrenzt<br />
Bei gleicher Leistung lokale Überhitzung am Transistor<br />
Investitionskosten<br />
machen das Risiko für neue Technologie bald untragbar<br />
A. Steininger / TU Wien
Der Transistor der Zukunft<br />
42<br />
„Strained Silicon“<br />
„gestrecktes“ Kristallgitter vermindert<br />
Kollisionen => schneller, höhere Ströme<br />
Gate aus Metall statt Poly-Si +<br />
„High-k“-Dielektrikum statt SiO 2 +<br />
Gate beidseitig vom Kanal (3D Struktur)<br />
Bessere Steuerbarkeit eines kurzen Kanals<br />
„Silicon on Insulator“ (SOI)<br />
Substrat wird zuerst mit SiO 2 „überzogen“ =><br />
Weniger Kapazitäten, weniger Leckströme<br />
A. Steininger / TU Wien
Mögliche Alternativen<br />
43<br />
Quantencomputer<br />
Elektronenspin als Informationsträger<br />
„Nanotubes“<br />
zylindrische Röhrchen aus Kohlenstoff;<br />
erlauben Aufbau von Transistoren<br />
Molekular-Elektronik<br />
auf Basis von Benzolringen<br />
Transistor und Speicher<br />
A. Steininger / TU Wien
Grenzen der Geschwindigkeit<br />
44<br />
Geschwindigkeit der Signalausbreitung<br />
Lichtgeschwindigkeit im Vakuum 30cm/ns<br />
im Medium typ. 20cm/ns (abh. von µ r und ε r des Materials)<br />
Geschwindigkeit der Ladungsträger<br />
Sättigungswert bei Si typ. 0,1 mm/ns<br />
RC-Delay ist nicht beliebig verkleinerbar<br />
R: Leitfähigkeit von Si ist begrenzt, R ≈ unabh. von λ<br />
C: Gate-Kapazität ist nicht beliebig verkleinerbar<br />
Interconnect-Technik<br />
Der derzeitige Stand ist für >10GHz völlig ungeeignet<br />
(Reflexionen, Störabstrahlung, Kopplung, ...)<br />
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Grenzen der Komplexität<br />
45<br />
Testaufwand<br />
Design for Test, Built-in Self-Test<br />
Produktivität der Design-Teams<br />
wächst nicht gemäß Moore‘s Law, Größe begrenzt<br />
=> Design-Reuse, IP-Module, ASIP, bessere Tools<br />
Ausbeute (yield)<br />
on-chip repair<br />
Anzahl der Pins pro Gehäuse<br />
System on a chip<br />
Leistungsverbrauch<br />
Power-Management<br />
A. Steininger / TU Wien
Zusammenfassung (1)<br />
46<br />
Die technologische Entwicklung im Bereich der<br />
ASICs ist höchst dynamisch. Der bekannteste<br />
Indikator dafür ist das Moore‘sche Gesetz:<br />
Die Komplexität (Anzahl von Transistoren in einem<br />
Design) verdoppelt sich alle 1,5 Jahre.<br />
Siliziumdioxid ist ein Isolator, polykristallines<br />
Silizium ein Leiter, und mittels Dotierung lassen<br />
sich mit Silizium auch Schalter (Transistoren)<br />
realisieren. Damit ist Silizium der ideale<br />
Ausgangsstoff für digitale Logik.<br />
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Zusammenfassung (2)<br />
47<br />
Ausgehend vom Rohstoff Quarz wird über<br />
komplexe <strong>Fertigung</strong>sschritte ein Chip gefertigt:<br />
Schmelzvorgänge<br />
Photolithographie<br />
Dotierung<br />
Oxidation<br />
Metallisierung<br />
Mittels Masken werden die gewünschten<br />
Strukturen definiert.<br />
A. Steininger / TU Wien
Zusammenfassung (3)<br />
48<br />
Der charakteristische Parameter einer<br />
Technologie ist die Feature-Size λ.<br />
Die einzelnen Transistor-Strukturen werden über<br />
den metallischen Interconnect verbunden.<br />
Der fertige Die wird getestet und in ein Gehäuse<br />
gepackt.<br />
Aktuelle Trends bei der ASIC-<strong>Fertigung</strong> sind<br />
Multichip-Module und System on a chip.<br />
A. Steininger / TU Wien
Zusammenfassung (4)<br />
49<br />
Die Kosten für einen Chip sind wesentlich<br />
bestimmt durch Ausbeute, Chipfläche und<br />
Testkosten.<br />
Eine Reihe technologischer Grenzen scheint das<br />
weitere Wachstum der Entwicklung zu begrenzen.<br />
Bisher wurden solche Grenzen jedoch stets<br />
überwunden – nicht zuletzt aufgrund der<br />
immensen Forschungsaufwände in diesem Bereich.<br />
A. Steininger / TU Wien
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