Prüfung - Institut für Kommunikationsnetze und Rechnersysteme ...

Universität Stuttgart
INSTITUT FÜR
KOMMUNIKATIONSNETZE
UND RECHNERSYSTEME
Prof. Dr.-Ing. Andreas Kirstädter
Diplomprüfung
Prüfer:
Termin:
Dauer:
Verlangte Aufgaben:
Zugelassene Hilfsmittel:
Entwurf digitaler Systeme
Kirstädter, Meyer
15. Oktober 2010
90 Minuten
alle
alle
Aufgabe 1
CRC-Berechnung
Bild 1 zeigt ein sogenanntes rückgekoppeltes Schieberegister zur Berechnung einer Prüfsumme
("Cyclic Redundancy Check", CRC). Mit Hilfe einer solchen Prüfsumme ist es möglich, Bitfehler
in einem Nachrichtenblock (z.B. in einem Datenpaket im Internet) zu erkennen oder
sogar zu korrigieren.
=1
=1
=1
m
clk
clr
q(7)
q(6)
q(5)
q(4)
q(3)
q(2)
q(1)
q(0)
Bild 1
Rückgekoppeltes Schieberegister
Die Schnittstelle des rückgekoppelten Schieberegisters weist neben dem Takteingang clk
einen Dateneingang m, einen synchronen Löscheingang clr und acht Ausgänge q(7) bis
q(0) auf. Die Bezeichnung "rückgekoppelt" rührt daher, dass der Ausgang des letzten
Flipflops q(7) über Exklusiv-Oder-Gatter in einen Teil der vorausgehenden Flipflops eingekoppelt
wird (hier: q(2), q(1)und q(0)).
Die Schaltung besteht aus acht D-Flipflops mit synchronem Löscheingang und aus drei Exklusiv-Oder-Gattern.
Alle Flipflops werden synchron mit einem Takt clk getaktet. Ist clr während
einer positiven Taktflanke logisch "1", so wird das Flipflop unabhängig vom Dateneingang
zurückgesetzt. Beachten Sie, dass die Bauelemente hier horizontal gespiegelt gezeichnet sind,
d.h. ihre Eingänge befinden sich rechts und ihre Ausgänge links.

Frage 1 a) Geben Sie eine VHDL-Entity dff für das in der Schaltung verwendete
Flipflop mit synchronem Löscheingang an. Bezeichnen Sie den Takteingang
mit clk, den synchronen Löscheingang mit clr, den Dateneingang
mit d und den Datenausgang mit q.
b) Geben Sie eine VHDL-Architecture behav für die Entity dff in Form
einer vollständigen Verhaltensbeschreibung an.
c) Warum ist es eine schlechte Idee, die Entity im vorliegenden Fall mit
behav zu bezeichnen und dafür die Architecture mit dff?
d) Wie könnte eine Strukturbeschreibung für die Entity dff prinzipiell aussehen?
Antworten Sie in wenigen Stichworten und geben Sie insbesondere
keinen VHDL-Code an.
Frage 2 a) Geben Sie eine VHDL-Entity crc für die Schaltung in Bild 1 an.
b) Setzen Sie den Schaltplan in Bild 1 in eine VHDL-Architecture struct
für die Entity crc um.
Hinweise
• Instanziieren Sie das D-Flipflop gemäß Frage 1 acht Mal mit Hilfe der
direkten Instanziierung (d.h. ohne die Deklaration eines Component).
• Verwenden Sie bei der Instanziierung "positional association" (d.h.
Parameterzuordnung durch Position). Beachten Sie dabei, dass als
Parameter nur Signale und keine Ausdrücke zulässig sind.
• Modellieren Sie die Exklusiv-Oder-Gatter direkt mit Hilfe des xor-
Operators.
• Deklarieren und verwenden Sie geeignete Signale.
c) Geben Sie nun eine Verhaltensbeschreibung in Form einer VHDL-Architecture
behav für die Entity crc an.
Hinweise
• Die Architectures struct und behav sollen sich an ihrer Schnittstelle
gleich verhalten.
• Verwenden Sie in der Architecture behav nur einen einzigen Prozess.
• Achten Sie auf den Unterschied zwischen Signalen und Variablen.
Nun werde die Komponente crc in eine Schaltung eingebettet (Bild 2). Neben der Komponente
crc selbst enthält die Schaltung einen Taktgenerator clkgen und eine Komponente
mem_and_ctrl. Die Architecture der Komponente mem_and_ctrl verwendet das
Package ieee.numeric_std und enthält nur einen einzelnen Prozess, der in Bild 3 angegeben
ist.
Aufgabe 1 Seite 2

clkgen
crc
clk
clk
q
clk
q
clr
m
clr
m
mem_and_ctrl
Bild 2
Schaltung
01 process is
02
03 type mem_t is array (0 to 255) of std_logic_vector(7 downto 0);
04
05 variable mem: mem_t := (
06 x"02", x"81", x"01", x"00", x"07", x"a6", x"72", x"22",
07 x"f0", x"3b", x"14", x"49", x"00", x"05", x"22", x"15",
08 x"c9", x"ef", x"59", x"00", x"00", others => x"ff");
09
10 variable index, length: integer;
11 variable finish: boolean;
12
13 procedure step is
14 begin
15 wait until clk’event and clk = ’1’;
16 end procedure step;
17
18 begin
19
20 index := 0; finish := false;
21 clr

Frage 3 a) Wie oft wird beim gegebenen Initialwert der Variablen mem die Schleife
main durchlaufen?
b) Geben Sie für jeden Schleifendurchlauf der Schleife main an, wie oft die
eingebettete Schleife packet jeweils durchlaufen wird.
c) Wie oft wird die Schleife byte jeweils durchlaufen?
Frage 4 a) Warum wird in Zeile 34 nicht immer der Wert "00000000" in das entsprechende
Element des Arrays mem geschrieben, obwohl das Schieberegister
durch die Sequenz in Zeile 33 gelöscht wird?
b) Welcher Wert wird am Ende des ersten Durchlaufs der Schleife main in
welches Element des Arrays mem geschrieben?
Abschließend soll die Komponente mem_and_ctrl in eine synthetisierbare Form überführt
werden. Dies kann dadurch erfolgen, dass man die Komponente mit Hilfe eines Steuerwerks
ctrl und eines Speichers mem implementiert, siehe Bild 4.
clk
mem
ctrl
clk
clk
clr
clr
addr
addr
m
m
q
d_in
d_out
d_out
wr
wr
Bild 4
Strukturbeschreibung für die Komponente mem_and_ctrl
Der Speicher mem werde asynchron gelesen und synchron beschrieben, d.h. d_out ist eine
kombinatorische Funktion von addr, und wenn bei einer positiven Taktflanke wr gleich ’1’
ist, so wird die Speicherstelle an Adresse addr mit d_in überschrieben.
Frage 5
Geben Sie eine vollständige Architecture behav für die Komponente mem an.
Hinweise
• Die zugehörige Entity mem ist nicht verlangt.
• Der Speicher muss nicht mit den Daten wie in Bild 3 initialisiert werden.
Der Anfang der Architecture behav für die Komponente ctrl ist in Bild 5 angegeben. Die
Implementierung erfolgt mit Hilfe eines Automaten, eines Adresszählers (aufwärts), eines Längenzählers
(abwärts) und eines Schieberegisters.
Frage 6
Zeichnen Sie ein Zustandsübergangsdiagramm des Automaten. Beschriften Sie
die Übergänge ggf. mit der Bedingung, die das Eingangssignal jeweils erfüllen
muss. Die Ausgangssignale des Automaten sollen nicht eingezeichnet werden.
Aufgabe 1 Seite 4

library ieee; use ieee.numeric_std.all;
ARCHITECTURE behav OF ctrl IS
signal addr_int: std_logic_vector(7 downto 0);
signal addr_inc, addr_clr: std_logic;
signal counter: std_logic_vector(7 downto 0);
signal counter_load, counter_dec, counter_zero: std_logic;
signal shiftreg: std_logic_vector(7 downto 0);
signal shiftreg_load: std_logic;
type state_type is (
start, load_length, check_length,
shift0, shift1, shift2, shift3, shift4, shift5, shift6,
load_data, store, doom);
signal current_state, next_state: state_type;
BEGIN
process(current_state, counter_zero) is
begin
case current_state is
when start => next_state next_state
if counter_zero = ’1’ then
next_state

Frage 7
Frage 8
Der Automat soll zum Moore-Automaten vervollständigt werden.
a) Welche Ausgangssignale muss der Automat ansteuern?
b) Erzeugen Sie in einem Prozess die Ausgangssignale in Abhängigkeit vom
Zustand des Automaten. Verwenden Sie sinnvolle Default-Zuweisungen für
die Signale, um Schreibarbeit zu sparen.
Vervollständigen Sie die Architecture behav der Komponente ctrl. Versuchen
Sie dabei, ohne zusätzliche Signal-, Typ- oder Variablendeklarationen auszukommen.
Aufgabe 1 Seite 6

Aufgabe 2
Content-Addressable Memory
Content-Addressable Memories (CAMs) sind inhaltsadressierte Speicher, die immer dann
verwendet werden, wenn in Hardware eine schnelle parallele Suche realisiert werden soll.
Bei einem normalen, ortsadressierten Speicher legt man die Adresse des Orts an den Speicher
an und erhält das Datum an diesem Ort. Bei einem inhaltsadressierten Speicher dagegen legt
man den (gesuchten) Inhalt ("Suchschlüssel", "key") an den Speicher an und erhält den Ort, an
dem dieser Inhalt im Speicher liegt.
Bild 1 zeigt die Belegung eines kleinen Beispiel-CAM. Eine CAM-Zeile enthält neben dem
Datum data ein Valid-Bit v, das mit v=’1’ die Gültigkeit des Datums anzeigt.
Beispiel: Wird nach dem Datum $080A gesucht, so liefert der CAM im Bild die Adresse 1
als Ergebnis.
address
0
1
2
3
data v
$15FF 1
$080A 1
$1284 0
$4801 1
Bild 1
Frage 1
CAM-Speichermatrix mit vier Zeilen
Aus welchem Grund werden die Valid-Bits überhaupt benötigt?
Bild 2 zeigt die Schnittstelle eines CAM für Lese- bzw. Suchzugriffe. Das Schreiben eines
CAM wird im Rahmen dieser Aufgabe nicht betrachtet.
key
KEY_WIDTH
CAM
addr
ADDR_WIDTH
hit
Bild 2
Frage 2
CAM-Schnittstelle
Geben Sie eine VHDL-Entity cam an, die die in Bild 2 gezeigte Schnittstelle
des CAM beschreibt. Mittels zweier generischer Parameter der Entity sollen für
key und addr beliebige Bitbreiten möglich sein. KEY_WIDTH soll dabei die
Schlüsselbreite und ADDR_WIDTH die Adressbreite in Bit definieren.
Aufgabe 2 Seite 7

Nun werde eine Architecture behav zur Entity cam betrachtet.
Um die Lesbarkeit und Anpassbarkeit der Implementierung zu erhöhen, sollen zunächst diverse
Datentypen definiert werden, die nur innerhalb der Architecture genutzt werden.
Frage 3 a) Wo sollten diese Typen deklariert werden?
b) Deklarieren Sie einen Typ zur Modellierung von Datenworten (data_t).
c) Deklarieren Sie einen problemangepassten Typ line_t, der eine komplette
CAM-Zeile entsprechend Bild 1 modelliert.
d) Deklarieren Sie eine Konstante DEPTH, die die Speichertiefe in Abhängigkeit
der Adressbreite ADDR_WIDTH angibt.
e) Deklarieren Sie einen von DEPTH abhängigen Typ MATRIX_RANGE, der
den Adressbereich des CAM modelliert.
f) Deklarieren Sie nun einen Typ matrix_t zur Modellierung der vollständigen
Speichermatrix des CAM entsprechend Bild 1.
g) Geben Sie die Deklaration eines Signals matrix vom Typ matrix_t an.
Der CAM soll in Form einer Verhaltensbeschreibung modelliert werden. Diese Verhaltensbeschreibung
soll mit einem einzigen Prozess auskommen, der eine sequenzielle Suche modelliert.
Die Verhaltensbeschreibung muss nicht synthetisierbar sein.
Frage 4
Implementieren Sie einen Prozess, der in Abhängigkeit von key die Signale
addr und hit treibt.
Hinweise
• Bei Übereinstimmung des Suchschlüssels key mit mehreren CAM-Zeilen
ist stets die höchste Adresse dominant.
• Das Ausgangssignal hit zeigt an, ob der Suchschlüssel key gefunden
wurde (hit = ’1’) oder nicht (hit = ’0’).
• In die Suche dürfen nur gültige CAM-Zeilen einbezogen werden.
Für bestimmte Anwendungen, wie beispielsweise bei der hardwaregestützen Dekodierung von
Huffman-Codes, wird eine unscharfe Suche benötigt. Hierfür kann ein TCAM (Ternary CAM)
genutzt werden, der es ermöglicht, den Vergleich mit den in der Speichermatrix abgelegten
Daten auf einzelne Bits zu beschränken. Der relevante Teil eines Datums wird dabei mit Hilfe
einer Maske mask festgelegt, die zusammen mit dem Datum data in einer CAM-Zeile abgelegt
ist. Gesetzte Bits der Maske zeigen an, dass das Bit an der jeweils entsprechenden Position
beim Vergleich von Suchschlüssel und Datum berücksichtigt werden muss. Bild 3 zeigt eine
Zeile eines solchen TCAM.
data mask v
Bild 3
TCAM-Zeile
Aufgabe 2 Seite 8

Dieser TCAM soll nun in Form einer synthetisierbaren Strukturbeschreibung modelliert
werden. Hierfür wird der TCAM, wie in Bild 4 gezeigt, aus Line-Modulen aufgebaut, die
jeweils eine TCAM-Zeile realisieren. Jede dieser Zeilen besitzt nicht nur den Eingang key und
die Ausgänge addr_out und hit_out, sondern darüber hinaus zwei weitere Eingänge
addr_in und hit_in, die es ermöglichen, die Line-Module wie gezeichnet zu kaskadieren.
TCAM
0
key
Line DEPTH–1
hit
addr
Line DEPTH–2
Line 0
addr
hit
Bild 4
TCAM-Struktur
Frage 5
Frage 6
Geben Sie eine synthetisierbare Architecture für ein einzelnes Line-Modul an.
Hinweise
• Gehen Sie davon aus, dass die zugehörige Entity neben den generischen
Parametern key_width und addr_width einen weiteren generischen
Parameter pos vom Typ natural aufweist, der die Adresse der Zeile im
Speicherarray angibt.
• Die Entity selbst ist nicht verlangt.
• Modellieren Sie den Speicherinhalt einer Zeile mit Hilfe geeigneter
Signale. Diesen Signalen muss in der Architecture kein Wert zugewiesen
werden, da das Schreiben des CAM nicht betrachtet wird.
• Die Priorisierung der Adressen soll wie in Frage 4 erfolgen.
Geben Sie eine vollständige Strukturbeschreibung des TCAM in Form einer
Architecture an. Verwenden Sie dazu Line-Module entsprechend Frage 5.
Aufgabe 2 Seite 9