Musterlösung - Institut für Kommunikationsnetze und ...

Universität Stuttgart
INSTITUT FÜR
KOMMUNIKATIONSNETZE
UND RECHNERSYSTEME
Prof. Dr.-Ing. Dr. h. c. mult. P. J. Kühn
Musterlösung
Termin:
Entwurf digitaler Systeme
12. Oktober 2007
Aufgabe 1
USB Schnittstelle
Frage 1 a) Wie lange liegt ein einzelnes Bit im Falle der drei Übertragungsraten
9 Punkte jeweils am Sender an?
Low Speed: 667 ns
Full Speed: 83 ns
High Speed: 2.1 ns
b) Wie viele Bits befinden sich bei den drei Übertragungsraten bei einem
Kabel maximaler Länge und maximaler Verzögerung jeweils maximal
gleichzeitig auf der Leitung?
Übertragungsdauer 5 m * 5.2 ns/m = 26 ns
Low Speed und High Speed: Werte von maximal 2 Bits auf der Leitung
High Speed: Werte von maximal 14 Bits auf der Leitung
c) Welche der drei Übertragungsraten erfordern Vorkehrungen gegen Reflexionen?
Verwenden Sie die Abschätzungsformel aus dem Manuskript.
Gehen Sie näherungsweise von Signalanstiegs- und Signalabfallzeiten von
jeweils etwa 20% der Bitdauer aus. Beachten Sie die maximal zulässige
Kabellänge.
v = 1m/5.2ns = 19cm/ns (ca 20 cm/ns)
Low Speed: (t r * v) / 2 = 13.34 m
Full Speed: (t r * v) / 2 = 1.66 m
High Speed: (t r * v) / 2 = 4.2 cm
Fazit: Bei einer Kabellänge von 5 m erfordern der Full Speed Modus und
der High Speed Modus Vorkehrungen gegen Reflexionen.

Frage 2 a) Wie groß sollte laut Hersteller der Wellenwiderstand der Leiterbahnen für
8 Punkte die USB-Leitungen D+ und D– gegen Masse jeweils sein?
45Ω
b) Warum ist es im Low Speed und im Full Speed Modus nicht möglich, die
Leitungen D+ und D– am Leitungsende mit einem Pull-up oder Pull-down
Widerstand so abzuschließen, dass Anpassung herrscht?
Die Spannungsdifferenz (voltage swing) in diesen Modi beträgt mindestens
2.5 Volt. Da es sich um bidirektionale Leitungen handelt, muss jede Leitung
an beiden Enden abgeschlossen werden. Daraus ergibt sich eine statische
Treiberbelastung von I = U / (Z / 2) = 2.5V / 22.5 Ω = 111 mA. Treiber mit
derartig hoher Leistung lassen sich nicht integrieren und verursachen große
Störungen. Außerdem ist die daraus resultierende Leistungsaufnahme für
typische USB-Geräte viel zu groß.
c) Warum ist es im High Speed Modus möglich?
Wegen der "low voltage swing"-Signalpegel im High Speed Modus beträgt
die statische Belastung für die Treiber in diesem Fall nur noch 350 mV /
22.5 Ω = 16 mA.
Frage 3 a) Entnehmen Sie der Tabelle die Funktion der vier Pins im Full Speed Modus
16 Punkte (Hinweis: Dieser Modus schließt dem Low Speed Modus mit ein.)
DP: Eingang für D+
DM: Eingang für D–
RSDP: Ausgang für D+
RSDM: Ausgang für D–
b) Spekulieren Sie über die Bedeutung von "RS" in den Signalbezeichnungen
RSDP und RSDM.
R S : Series Resistor, Serienwiderstand.
c) Welche Funktion erfüllen die Widerstände R4 und R5 in der Beispielbeschaltung
im Full Speed Modus? Erklären Sie, auf welche Weise diese
Widerstände Reflexionen entgegenwirken.
Diese Widerstände sorgen für Anpassung beim Sender anstatt, wie sonst
üblich, beim Empfänger. Die Signalwelle wird vom Empfänger wegen der
hohen Eingangsimpedanz zunächst zurück zum Sender reflektiert. Dort
herrscht wegen der Serienschaltung aus niedriger Treiberimpedanz
(wenige Ω) und dem Serienwiderstand Anpassung, d.h. die Welle wird
absorbiert.
d) Wie nennt man diese Form des Leitungsabschlusses?
Serienterminierung (series termination, source termination)
Aufgabe 1 Seite 2

e) Warum ist diese Terminierungsform für den High Speed Modus nicht geeignet?
Der Serienwiderstand bildet zusammen mit dem Kapazitätsbelag der Leitung
ein RC-Glied, das als Tiefpass wirkt. Dieser Tiefpass dämpft die für
den High Speed Modus erforderlichen hohen Frequenzen zu stark.
Frage 4 a) Entnehmen Sie der Tabelle die Funktion der Pins DP und DM im High
11 Punkte Speed Modus.
DP: bidirektionale Leitung für D+
DM: bidirektionale Leitung für D–
b) Welche Funktion erfüllen die Widerstände R4 und R5 in der Beispielbeschaltung
nun?
Sie wirken als parallele Abschlusswiderstände.
c) Wie muss der Baustein die Pins RSDP und RSDM im High Speed Modus
schalten?
Auf ein konstantes Potential mit geringem Innenwiderstand (wenige Ω).
d) Wie nennt man diese Form des Leitungsabschlusses?
Parallele Terminierung
Frage 5 a) Warum sollen die Leiterbahnen für D+ und D– möglichst die gleiche Länge
9 Punkte aufweisen?
Damit die Signale beim Empfänger nicht versetzt ankommen.
b) Warum soll die Anzahl von Durchkontaktierungen (vias) und Kurven (curves)
so klein wie möglich gehalten werden?
Durchkontaktierungen und Kurven führen zu Inhomogenitäten im Wellenwiderstand,
die wiederum zu Reflexionen führen.
c) Warum sollen die in der Beispielbeschaltung fett gezeichneten Leitungen so
kurz wie möglich gehalten werden? Warum ist die Leiterbahnlänge der
nicht fett gezeichneten Leitungsteile nicht so entscheidend?
Die fett gezeichneten Teile realisieren den Leitungsabschluss. Es soll verhindert
werden, dass die Leiterbahnen zwischen Abschlusswiderstand und
dem Chip auch als Leitungen im leitungstheoretischen Sinne betrachtet
werden müssen.
Die nicht fett gezeichneten Leitungsteile gehören bereits zur eigentlichen
Leitung. Sofern der Wellenwiderstand der Leiterbahnen korrekt ist und die
Kombination aus USB-Buchse und Stecker keine wesentliche Inhomogenität
verursacht, kommt es auf diesem Leitungsstück zu keinen zusätzlichen
Reflexionen.
d) Warum darf die Versorgungslage unter den Leiterbahnen für D+ und D–
keine Lücke (power plane void) aufweisen?
Weil sich der Wellenwiderstand des Leitungsstückes über der Lücke ändert.
Aufgabe 1 Seite 3

Aufgabe 2
VHDL-Entwurf
Frage 1
2 Punkte
Frage 2
6 Punkte
Frage 3
3 Punkte
Teil 1
Frage 4
2 Punkte
Geben Sie für das in Bild 1 gezeichneten Beispiel den Wert des Feldes mit den
Koordinaten (X = 9, Y = 3) an.
(true, destroyer, vertical, 2, false)
Geben Sie den vollständigen Package Body des Packages types2 an.
package body types2 is
pure function ship_class_to_length(ship_class :
ship_class_type)
return positive is
type lut_type is array(ship_class_type) of positive;
constant lut : lut_type :=
(carrier=>4, destroyer=>3, cruiser=>2, submarine=>1);
begin
return lut(ship_class);
end function ship_class_to_length;
end package body types2;
Aus welchem Grund wurden die Deklarationen in zwei Packages untergliedert
und nicht in einem einzigen Package zusammengefasst?
Aus Modularisierungsgründen:
• Das Package types1 enthält ausschließlich die Deklarationen, die zur
Beschreibung der Schnittstellen des aktiven und passiven Spielers benötigt
werden.
• Das Package types2 enthält demgegenüber die Deklarationen, die von der
Implementierung des passiven Spielers benötigt werden.
Abstraktes Verhaltensmodell
Geben Sie die Entity passive_player als VHDL-Beschreibung an.
use work.types1.all;
entity passive_player
port(
target : in coord_type;
result : out result_type
);
end entity passive_player;
Aufgabe 2 Seite 4

Frage 5
5 Punkte
Simulieren Sie die oben angegebene Funktion fire mit dem Parameter
target = (2, 4) "von Hand". Gehen Sie davon aus, dass die Variable board
entsprechend Bild 1 initialisiert wurde.
Geben Sie dazu in einer Tabelle die Werte der Variablen ship_length,
first_field_coord, current_field, number_of_hits, i und
result vor Eintritt in die entsprechende Schleife, am Ende jedes Schleifendurchlaufs
sowie unmittelbar vor dem Funktionsende an.
Vor Eintritt in
Schleife
Ende Schleifendurchlauf
i = 0
Ende Schleifendurchlauf
i = 1
Ende Schleifendurchlauf
i = 2
Ende Schleifendurchlauf
i = 3
Vor Funktionsende
ship
length
first
field
coord
current field
number
of
hits
4 (1,4) (true, carrier, horizontal, 1, false) 0 - hit
4 (1,4) (true, carrier, horizontal, 1, false) 0 0 hit
4 (1,4) (true, carrier, horizontal, 1, false) 1 1 hit
4 (1,4) (true, carrier, horizontal, 1, false) 1 2 hit
4 (1,4) (true, carrier, horizontal, 1, false) 1 3 hit
4 (1,4) (true, carrier, horizontal, 1, false) 1 - hit
i
result
Frage 6
6 Punkte
Die gegebene Verhaltensbeschreibung ist nicht synthetisierbar. Warum? Geben
Sie mögliche Gründe dafür an.
Grundsätzlich gilt: Beschreibungen, denen ein Modell auf der Register-Transfer-
Ebene zugrunde liegt, sind mit hoher Wahrscheinlichkeit synthetisierbar.
Mögliche Probleme der gegeben Beschreibung:
• wait-Anweisung:
• wait-Anweisungen an beliebiger Stelle (nicht am Anfang/Ende eines
Prozesses)
• Warten auf einen Vorgangs (transaction) statt auf ein Ereignis (event)
• Fehlen eines Taktsignals
• board und live_ships_count müssen als Speicher/Register realisiert
werden. Wie genau dies zu geschehen hat, ist unklar. Beispielsweise muss
in einem Simulationszyklus auf bis zu vier Elemente der Variable board
zugegriffen werden.
• Schleifen müssen für die Synthese "abgerollt" werden. Dies ist im vorliegenden
Fall schwierig, da die Anzahl der Schleifendurchläufe nicht im voraus
bekannt ist.
Aufgabe 2 Seite 5

Frage 7
4 Punkte
Teil 2
Frage 8
4 Punkte
Könnte die Anweisung wait on target’transaction in der Endlosschleife
des Prozesses main durch die Anweisung wait on target ersetzt
werden? Beziehen Sie Ihre Antwort auf den vorliegenden Fall!
Durch das Warten auf eine Transaction wird die Funktion fire auch dann ausgeführt,
wenn nacheinander mehrere Male auf dasselbe Feld gefeuert wird. Wird
ein Schiff versenkt, liefert die Funktion beim ersten Aufruf sunk, bei folgenden
Aufrufen mit den gleichen Koordinaten nur noch hit.
Wartet man stattdessen auf ein Event, so wird die Funktion fire nur ein Mal
ausgeführt, wenn nacheinander mehrere Male auf dasselbe Feld gefeuert wird.
Das bedeutet, dass das Signal result bei wiederholten Schüssen auf dasselbe
Feld seinen ursprünglichen Wert behält und darüber hinaus auch keine Transaction
aufweist.
Schließt man den Fall aus, dass mehrere Male auf dasselbe Feld gefeuert werden
kann, so verhalten sich die beiden unterschiedlichen Wait-Anweisungen identisch.
Synthetisierbares RTL-Modell
Aus welchen Gründen muss die Schnittstelle des synthetisierbaren Modells von
der des abstrakten Modells aus Teil 1 abweichen?
• Als synchrones System muss die Realisierung mit einem Takt- und Reset-
Signal versorgt werden.
• Damit aktiver und passiver Spieler Daten austauschen können, muss ein
Protokoll definiert werden, dass anzeigt, wann die ausgetauschten Daten
gültig sind. Hierfür sind zusätzliche Steuerleitungen nötig.
Anmerkung: In der Realisierung aus Teil 1 wurde dem Gegenspieler das
Anliegen neuer Daten implizit durch das Auftreten von Transactions (Vorgängen)
auf den Datensignalen angezeigt.
Aufgabe 2 Seite 6

Frage 9
12 Punkte
a) Zeichnen Sie ein Blockschaltbild auf Register-Transfer-Ebene, das in seiner
Funktion mit obiger Architecture übereinstimmt. Verwenden Sie ausschließlich
Elemente der Register-Transfer-Ebene wie beispielsweise Register,
Multiplexer, Addierer und ggf. einzelne Gatter.
sub_value
load_value
command1
command0
#1
+ + + -
01
10 11
>=1
ena
coord
b) Warum sind die internen Verbindungsleitungen in Ihrem Blockschaltbild in
der Architecture behav als Variablen und nicht als Signale realisiert?
Allgemein gilt:
• Variablen halten Zwischenergebnisse innerhalb eines einzelnen Prozesses.
• Signale dienen der Kommunikation zwischen Prozessen.
In der Architecture behav sind sämtliche Verbindungsleitungen Teil eines
einzigen Prozesses und werden deshalb als Variablen realisiert.
Aufgabe 2 Seite 7

c) In welcher Form müsste man die Architecture prinzipiell beschreiben, damit
diese Verbindungsleitungen in VHDL tatsächlich als Signale modelliert
werden?
Die im Blockschaltbild verwendeten Elemente der Register-Transfer-Ebene
(Addierer, Multiplexer, Register, Oder-Gatter) müssten jeweils als seperate
Prozesse (oder Components) modelliert werden.
Frage 10 a) Wie viele Einträge muss der Speicher aufweisen, wenn die Einheit
8 Punkte generate_address das Signal selected_address auf folgende
Weise erzeugt?
selected_address

c) Geben Sie einen Prozess zur Ermittlung des Folgezustands des Automaten
an.
process(current_state, target_valid, rdata.is_ship,
rdata.ship_class, hit_count, ship_count_is_zero) is
begin
case current_state is
when IDLE =>
if target_valid = ’1’ then
next_state
if rdata.is_ship = false then
next_state next_state next_state next_state next_state
next_state
next_state
next_state
next_state
if class_to_length(rdata.ship_class) =
to_integer(hit_count) then
next_state

d) Geben Sie einen separaten Prozess zur Erzeugung der Ausgangssignale an.
process(current_state) is
begin
result_valid