Prüfung - Institut für Kommunikationsnetze und Rechnersysteme ...

Universität Stuttgart
INSTITUT FÜR
KOMMUNIKATIONSNETZE
UND RECHNERSYSTEME
Prof. Dr.-Ing. Andreas Kirstädter
Bachelor-Prüfung
Prüfer:
Termin:
Dauer:
Verlangte Aufgaben:
Zugelassene Hilfsmittel:
Technische Informatik I
Kirstädter, Meyer
19. März 2012
120 Minuten
alle
alle
Aufgabe 1
Assemblerprogrammierung und Mikroprogrammierung
Der aus der Vorlesung bekannte Minimalprozessor wird um eine Registereinheit mit zwei Registern
R0 und R1 erweitert. Eine neue Adressierungsart Register direkt, kurz Rp (p = 0, 1),
ermöglicht den Zugriff auf diese Register und kann mit allen Befehlen verwendet werden, die
auch die Speicher-direkte Adressierung (m) bzw. die Speicher-indirekte Adressierung ((m))
unterstützen, d.h. Rp und STORE Rp.
Beispiele: ADD R0 addiere R0 zum Akkumulatorregister AC
LOAD R1 kopiere R1 in das Akkumulatorregister AC
STORE R1 kopiere den Wert des Akkumulatorregisters AC nach R1
Frage 1
Warum beschleunigt die Verwendung der neuen Adressierungsart die Ausführung
von Programmen auch dann, wenn man davon ausgeht, dass der Minimalprozessor
Speicherzugriffe innerhalb eines Taktes abschließt?
Das im nachstehenden Bild 1 gegebene Assemblerprogrammfragment verwendet die neue
Adressierungsart und multipliziert zwei Operanden, die an den symbolischen Adressen MR und
MD im Speicher liegen.
CLR
STORE R1
LOAD #$10
LOOP: STORE R0
LSR (MR)
STORE (MR)
LOAD R1
BCC NO_ADD
ADD (MD)
NO_ADD: RCR
STORE R1
RCR
AND #$8000
OR (MR)
STORE (MR)
DEC R0
BNE LOOP
Bild 1
Assemblerprogrammfragment zur Multiplikation

Der Original-Minimalprozessor verwendet Bit 8 und Bit 9 in einem Befehlswort zur Codierung
der Adressierungsarten implizit, unmittelbar, direkt und indirekt. Zur Codierung der neuen
Adressierungsart wird ein weiteres Bit (Bit 10) benötigt, und es gelte die in der nachstehenden
Tabelle angegebene Codierung.
Bit 10 Bit 9 Bit 8 Adressierungsart
0 0 0 implizit
0 0 1 #i unmittelbar
0 1 0 (m) Speicher direkt
0 1 1 ((m)) Speicher indirekt
1 0 0 R0 Register R0 direkt
1 0 1 R1 Register R1 direkt
1 1 0 reserviert
1 1 1 reserviert
Bild 2
Frage 2
Codierung der neuen Adressierungsart Register direkt
Geben Sie den Maschinencode für das Programm vollständig in hexadezimaler
Schreibweise an. Gehen Sie dabei davon aus, dass MR = $FF61 und
MD = $FF62.
Frage 3 a) Vor der Ausführung des in Bild 1 gegebenen Programmfragments befinde
sich im Speicherwort an der Adresse MR der Wert $0202, entsprechend im
Speicherwort an der Adresse MD der Wert $0083.
Geben Sie am Ende jedes Schleifendurchlaufs den Wert der Register R0, R1
und den Wert des Speicherworts an der symbolischen Adresse MR in Form
einer Tabelle an.
Hinweis: Die Befehle LOAD und STORE des Minimalprozessors
verändern die Flags im Statusregister nicht.
b) Liefert der Algorithmus ein 16 Bit breites Ergebnis oder ein 32 Bit breites
Ergebnis? Begründen Sie Ihre Antwort!
c) Realisiert der durch das Programmfragment implementierte Algorithmus
eine vorzeichenbehaftete oder eine vorzeichenlose Multiplikation?
Begründen Sie Ihre Antwort!
Frage 4 a) Optimieren Sie das Programmfragment in Bild 1 hinsichtlich Speicherplatzbedarf
und Ausführungszeit, indem Sie die Operationen auf MR
effizienter realisieren. Die Registerbelegung soll dabei zunächst noch
unverändert bleiben.
Hinweis: Die Lösung enthält drei Befehle weniger und nur noch 3 Operationen
auf MR.
b) Lässt sich das Programmfragment durch eine effizientere Verwendung der
Register weiter optimieren? Begründen Sie Ihre Antwort!
Aufgabe 1 Seite 2

Nun soll die Hardware des Minimalprozessors um die Registereinheit ergänzt und die Mikroprogramme
zur Unterstützung der neuen Adressierungsart entwickelt werden. Die Hardware-
Struktur der Registereinheit zeigt Bild 3.
IX
R0
R1
ED
Bild 3
Registereinheit
Eine neue Mikrooperation f(Rp,AC) → AC abstrahiere das Lesen der Register R0 und R1 (in
Ergänzung zur bestehenden Mikrooperation f(MX,AC) → AC). Entsprechend abstrahiert eine
neue Mikrooperation AC → Rp das Schreiben der Register R0 und R1.
Frage 5 a) Wie kann auf einfache Weise die Steuerleitung für den in Bild 3 dargestellten
Multiplexer erzeugt werden?
b) Worauf muss dann bei der Mikroprogrammierung geachtet werden?
Frage 6
Frage 7
Wie muss die bestehende Speicherregistereinheit des Minimalprozessors ergänzt
werden, damit die neue Registereinheit in den Prozessor integriert werden kann?
Wie viele zusätzliche Steuerleitungen muss das Steuerwerk für die Erweiterung
um die Registereinheit erzeugen? Definieren Sie die Funktion dieser Steuerleitungen
und bezeichnen Sie diese sinnvoll!
Frage 8 a) Geben Sie ein möglichst effizientes Mikroprogramm zur Implementierung
des Befehls Rp an. Abstrakte Mikroassemblersyntax genügt, die
Codierung auf Steuerleitungsebene ist nicht verlangt.
b) Geben Sie ein möglichst effizientes Mikroprogramm zur Implementierung
des Befehls STORE Rp an. Abstrakte Mikroassemblersyntax genügt, die
Codierung auf Steuerleitungsebene ist nicht verlangt.
c) Vergleichen Sie die Ausführungsdauer der Befehle aus Frage 8a) und b) mit
der neuen Adressierungsart Register direkt mit der Ausführungsdauer dieser
Befehle mit den bestehenden Adressierungsarten implizit, unmittelbar,
Speicher-direkt und Speicher-indirekt.
Aufgabe 1 Seite 3

Abschließend soll zusätzlich die Adressierungsart Register indirekt implementiert werden.
Dazu werde die Tabelle in Bild 2 wie im nachfolgenden Bild 4 ergänzt.
Bit 10 Bit 9 Bit 8 Adressierungsart
1 1 0 (R0) R0 indirekt
1 1 1 (R1) R1 indirekt
Bild 4
Codierung der neuen Adressierungsart Register indirekt
Für die Realisierung der neuen Adressierungsarten sollen zwei neue Mikrooperationen
Rp → AC und MX → AC implementiert werden, die unabhängig von den Bits 0 bis 7 des
Befehlswortes den Inhalt von Rp bzw. MX in das Akkumulatorregister kopieren.
Frage 9
Beschreiben Sie stichwortartig, welche Erweiterungen der Hardware erforderlich
sind, um diese Mikrooperationen zu implementieren.
Verwenden Sie zur Beantwortung von Frage 10 die Hardware-Erweiterungen aus Frage 9.
Weitere Hardware-Erweiterungen sind zunächst nicht zulässig.
Frage 10 a) Geben Sie ein möglichst effizientes Mikroprogramm zur Implementierung
des Befehls (Rp) an. Abstrakte Mikroassemblersyntax genügt, die
Codierung auf Steuerleitungsebene ist nicht verlangt.
b) Geben Sie ein möglichst effizientes Mikroprogramm zur Implementierung
des Befehls STORE (Rp) an. Abstrakte Mikroassemblersyntax genügt, die
Codierung auf Steuerleitungsebene ist nicht verlangt.
Frage 11 a) Skizzieren Sie, durch welche Hardware-Erweiterungen Befehle mit der
Adressierungsart Register indirekt optimiert werden könnten. Definieren
Sie dazu erforderliche Steuerleitungen und geben Sie deren Funktion an.
b) Wie viele Takte lassen sich durch Ihre Erweiterungen in den beiden Mikroprogrammen
nach Frage 10 jeweils einsparen?
Aufgabe 1 Seite 4

Aufgabe 2
Virtueller Speicher
Zur Untersuchung der Mechanismen in einer modernen Speicherhierarchie werde beispielhaft
ein Rechnersystem mit unrealistisch kleinen Kenngrößen betrachtet:
• Datenwortbreite: 1 Byte
• Größe eines virtuellen Adressraums: 64 kByte, d.h. virtuelle Adressen mit 16 Bit
• Größe des physikalischen Adressraums: 64 kByte, d.h. physikalische Adressen mit 16 Bit
• Seitengröße: 4 kByte
• Maximal mögliche Anzahl virtueller Adressräume: 16
Betrachtet werde die Abbildung dreier virtueller Adressräume A, B und C auf einen physikalischen
Adressraum. Bild 1 zeigt die von einem Betriebssystem vorgegebenen Übersetzungsvorschriften
zu einem betrachteten Zeitpunkt.
virtueller Adressraum A virtueller Adressraum B virtueller Adressraum C
Seitennr. Rahmennr. Seitennr. Rahmennr. Seitennr. Rahmennr.
0 2 0 5 0 1
1 3 1 – 1 –
2 – 2 – 2 –
3 – 3 – 3 –
4 – 4 – 4 –
5 – 5 – 5 –
6 – 6 – 6 –
7 – 7 14 7 –
8 12 8 15 8 –
9 13 9 10 9 8
10 6 10 0 10 9
11 – 11 – 11 –
12 – 12 – 12 –
13 – 13 – 13 –
14 – 14 – 14 –
15 4 15 – 15 11
Bild 1
Adressübersetzungstabellen für drei virtuelle Adressräume A, B und C
Frage 1 a) Aus welchen Gründen nutzen viele Rechnersysteme das Konzept des virtuellen
Speichers?
b) Wo treten in einem Rechnersystem virtuelle Adressen, wo physikalische
Adressen auf?
c) Warum wird die Adressübersetzung in realen Systemen nicht mit einstufigen
Tabellen wie in Bild 1 realisiert?
Aufgabe 2 Seite 5

Frage 2 a) Wie viele Bit umfasst eine virtuelle Seitennummer im vorliegenden
"Einfach"-Beispiel?
b) Skizzieren Sie einen unvollständigen zweistufigen Baum, der der einstufigen
Übersetzungstabelle für den virtuellen Adressraum A (Bild 1)
entspricht. Teilen Sie die zu übersetzenden Bits der virtuellen Seitennummer
gleichmäßig auf die beiden Ebenen auf.
c) Vergleichen Sie für den betrachteten Fall (virtueller Adressraum A) den
Speicherbedarf für die einstufige Tabelle mit dem Speicherbedarf für den
unvollständigen zweistufigen Baum. Erklären Sie das Ergebnis!
Gehen Sie bei Ihren Überlegungen davon aus, dass für jeden Eintrag der
Seitentabelle unabhängig von der Ebene jeweils ein Speicherwort (d.h. im
vorliegenden Fall ein Byte) verwendet wird.
Nachfolgend werde die Adressübersetzung mit Hilfe einer invertierten Seitentabelle betrachtet.
Frage 3 a) Welche potenziellen Vorteile bietet eine invertierte Seitentabelle im
Vergleich mit einer nicht-invertierten Seitentabelle?
b) Welches Problem muss man bei der invertierten Seitentabelle im Gegenzug
lösen?
c) Geben Sie nur für den virtuellen Adressraum A (Bild 1) eine einfache
invertierte Seitentabelle an. Ein Eintrag der Tabelle soll nur die entsprechende
virtuelle Seitennummer enthalten, d.h. insbesondere noch kein
Link-Feld. Weiterhin ist hier nur die invertierte Seitentabelle selbst
verlangt, d.h. ohne Hash-Generator und ohne Hash-Anker-Tabelle.
Eine invertierte Seitentabelle ist in der Lage, einen virtuellen Adressraum auf den physikalischen
Adressraum abzubilden. Um mehrere virtuelle Adressräume zu unterstützen, ergänzt man
virtuelle Adressen um einen sogenannten Virtual Address Space Identifier, der den zugehörigen
virtuellen Adressraum eindeutig kennzeichnet. Das entstehende Paar aus Virtual Address
Space Identifier und virtueller Adresse wird nachfolgend als globale virtuelle Adresse
bezeichnet, entsprechend wird eine virtuelle Adresse innerhalb eines virtuellen Adressraums als
lokale virtuelle Adresse bezeichnet.
Angewandt auf das betrachtete Einfachbeispiel mit maximal 16 virtuellen Adressräumen
bedeutet dies, dass jede 16 Bit breite lokale virtuelle Adresse um einen 4 Bit breiten Virtual
Address Space Identifier erweitert wird. Dadurch entstehen globale virtuelle Adressen mit 20
Bit und ein globaler virtueller Adressraum mit 1 MByte. Entsprechend besteht die Aufgabe der
Adressübersetzung darin, 8 Bit breite globale virtuelle Seitennummern auf 4 Bit breite physikalische
Rahmennummern abzubilden.
Für die Virtual Address Space Identifier im Beispiel gelte "1010" für Adressraum A, "1011" für
Adressraum B und "1100" für Adressraum C.
Frage 4 Geben Sie eine invertierte Seitentabelle für die Übersetzung aller drei in Bild 1
enthaltenen virtuellen Adressräume an. Ein Eintrag der Tabelle soll zunächst nur
die entsprechende globale virtuelle Seitennummer enthalten (vorzugsweise als
zweistellige Hexadezimalzahl), bestehend aus Virtual Address Space Identifier
und lokaler Seitennummer, d.h. insbesondere noch kein Link-Feld. Weiterhin ist
nur die invertierte Seitentabelle selbst verlangt, d.h. ohne Hash-Generator und
ohne Hash-Anker-Tabelle.
Aufgabe 2 Seite 6

Um eine globale virtuelle Seitennummer in die zugehörige physikalische Rahmennummer zu
übersetzen, muss die globale virtuelle Seitennummer in der invertierten Seitentabelle gesucht
werden. Zur Beschleunigung dieser Suche verwendet man einen Hash-Generator und eine
Hash-Anker-Tabelle.
Nachfolgend soll der Hash-Generator die einfache Hash-Funktion "modulo 2 4 " verwenden, d.h.
der Hash-Wert einer globalen virtuellen Seitennummer ist die zugehörige lokale virtuelle Seitennummer.
Frage 5 a) Beginnen Sie die Konstruktion der Hash-Anker-Tabelle. Berücksichtigen
Sie zuerst nur den virtuellen Adressraum A.
Zur Hilfe sei der erste Eintrag der Hash-Anker-Tabelle als Beispiel
gegeben: Die globale Seitennummer $A0 (Adressraum A, Seite 0) soll laut
Bild 1 auf die physikalische Rahmennummer 2 abgebildet werden. Der
Hash-Wert der globalen virtuellen Seitennummer $A0 ist 0, d.h. die Hash-
Anker-Tabelle muss am Index 0 den Wert 2 enthalten.
b) Treten dabei Hash-Kollisionen auf? Begründen Sie Ihre Antwort!
c) Ergänzen Sie die Hash-Anker-Tabelle nun um die Einträge zur Übersetzung
des virtuellen Adressraums B.
d) Lösen Sie die dabei auftretenden Hash-Kollisionen auf, indem Sie jedem
Eintrag der invertierten Seitentabelle ein Link-Feld hinzufügen. Geben Sie
den Inhalt der relevanten Link-Felder an!
e) Ergänzen Sie die Hash-Anker-Tabelle und die Link-Felder analog zu c) und
d) um die Einträge zur Übersetzung des virtuellen Adressraums C.
f) Wie viele Speicherzugriffe sind mit Hilfe dieser invertierten Seitentabelle
zur Adressübersetzung im Mittel erforderlich? Gehen Sie von folgenden
Voraussetzungen aus:
• Es werden nur Zugriffe auf Seiten betrachtet, denen nach Bild 1 ein
physikalischer Rahmen zugeordnet ist.
• Zugriffe auf diese Seiten treten gleichwahrscheinlich auf.
• Ein Zugriff auf die Hash-Anker-Tabelle kostet einen Speicherzugriff.
• Ein Zugriff auf das Feld "globale virtuelle Seitennummer" in der invertierten
Seitentabelle kostet einen Speicherzugriff.
• Ein Zugriff auf das Link-Feld der invertierten Seitentabelle kostet
einen Speicherzugriff.
Aufgabe 2 Seite 7

Um die Anzahl an Kollisionen zu verringern, soll die Kapazität der Hash-Anker-Tabelle verdoppelt
werden, d.h. sie weise jetzt 32 Einträge auf. Entsprechend verwende der Hash-Generator
die Hash-Funktion "modulo 2 5 ".
Frage 6 a) Geben Sie die komplette Hash-Anker-Tabelle und den Wert aller Link-
Felder der invertierten Seitentabelle an. Gehen Sie wieder davon aus, dass
zuerst die Zuordnungen für den virtuellen Adressraum A eingetragen
werden, dann die Einträge für den virtuellen Adressraum B und schließlich
die für den virtuellen Adressraum C.
b) Wie viele Speicherzugriffe sind jetzt zur Adressübersetzung im Mittel
erforderlich? Gehen Sie von denselben Voraussetzungen wie bei Frage 5f)
aus.
Frage 7 a) Konstruieren Sie eine Hash-Funktion, die bei Verwendung einer Hash-
Anker-Tabelle mit wieder nur 16 Einträgen im Fall des betrachteten
Beispiels (Bild 1) eine bessere Leistung aufweist als die ursprüngliche
Hash-Funktion "modulo 2 4 ".
b) Weisen Sie die bessere Leistung Ihrer Hash-Funktion analog zu Frage 5f)
bzw. Frage 6b) nach!
Zur weiteren Beschleunigung der Adressübersetzung soll ein Address Translation Cache (ATC)
verwendet werden. Der ATC setze lokale virtuelle Seitennummern auf physikalische Rahmennummern
um. Er sei vollassoziativ und weise vier Einträge auf.
Frage 8 a) Wie viele Bits werden im vorliegenden Einfachbeispiel pro Eintrag für den
Tag benötigt?
b) Benötigt ein ATC sogenannte "Dirty"-Bits? Begründen Sie Ihre Antwort!
c) Erklären Sie stichwortartig, wie man die Ersetzungsstrategie "Least
Recently Used" im vorliegenden Fall exakt in Software lösen könnte.
Wäre eine solche Lösung praktikabel?
d) Wie groß darf ein vierfach mengenassoziativer Cache im vorliegenden Fall
maximal sein, damit der Zugriff auf den Cache und die Adressübersetzung
mit Hilfe des ATC parallel möglich sind?
Frage 9 a) Welchen großen Vorteil hätte es allgemein, wenn ein ATC statt lokalen
virtuellen Adressen (bzw. Seitennummern) eindeutige globale virtuelle
Adressen verarbeiten würde?
b) Spekulieren Sie, warum man trotz dieses Vorteils in der Praxis einen ATC
nur mit lokalen virtuellen Adressen betreibt.
Aufgabe 2 Seite 8