Musterlösung - Institut für Kommunikationsnetze und ...

Universität Stuttgart
INSTITUT FÜR
KOMMUNIKATIONSNETZE
UND RECHNERSYSTEME
Prof. Dr.-Ing. Andreas Kirstädter
Musterlösung
Entwurf digitaler Systeme
Termin:
4. März 2010
Aufgabe 1
Verhaltensbeschreibung eines Multiplizierwerks
Frage 1 a) Wie oft wird die im Prozess enthaltene Schleife ausgeführt?
(6 Punkte)
5 Mal
b) Wie viele Elemente weist das Array ac auf?
10 Elemente
c) Welchen Typ haben die Elemente des Arrays ac?
std_logic
Frage 2
(10 Punkte)
Frage 3
(4 Punkte)
Geben Sie den Wert der Variablen ac am Ende jedes Schleifendurchlaufs an.
0000000000
0000010101
0000101010
0001010100
0010111101 (189 = 21 * 9)
Wie viele Delta-Zyklen nach den Events auf den Eingangsports a und b nimmt
der Ausgangsport p den Wert des Produktes an?
einen Delta-Zyklus später
Frage 4
(8 Punkte)
Welchen Wert nähme der Ausgangsport p im vorliegenden Beispiel an, wenn
man ac in Form eines Signals anstelle einer Variablen modellieren würde?
ac nimmt zum Simulationsstart den Wert UUUUUUUUUU an
Signalzuweisungen (einschließlich der Initialisierung) wirken sich erst aus,
wenn der Prozess suspendiert wird (d.h. hier am Ende des Prozesses). Deshalb
wird als Wert für ac im Prozess UUUUUUUUUU gelesen.
Die einzige Ergebnis-Stelle, die unabhängig vom Initialwert von ac ist, ist die
Stelle ac(0). Sie muss wegen ac := ac(ac’LEFT - 1 DOWNTO 0) & ’0’;
auf jeden Fall Null sein.
Deshalb nähme p in diesem Fall den Wert UUUUUUUUU0 an.

Frage 5 a) Wird ein Synthesewerkzeug den Prozess in der Architecture behav als
(23 Punkte) kombinatorisches oder als sequenzielles Netzwerk realisieren? Begründen
Sie Ihre Antwort!
Als kombinatorisches Netzwerk. Die Schleife kann einfach abgerollt werden,
wodurch eine Struktur mit 4 Addieren entsteht.
b) Skizzieren Sie ganz grob die Schaltung auf RT-Ebene, die ein Synthesewerkzeug
aus der Beschreibung erzeugen wird. Gehen Sie dabei davon aus, dass
die Zieltechnologie (z.B. FPGAs) über ausreichend breite Addierer verfügt,
nicht aber über Multiplizierer.
a
5
&&&&&
a
5 5
&&&&&
6 5
b(4)
b(3)
+
7
8
a
5
&&&&&
5
b(2)
+
8
9
a
&&&&&
+ a
9
10
+
5
5
5
&&&&&
5
b(1)
b(0)
p
10
Aufgabe 1 Seite 2

Aufgabe 2
Strukturbeschreibung eines Dividierwerks
Teil 1
Komponenten des Dividierwerks
Frage 1
(18 Punkte)
a) Geben Sie die VHDL-Entity mux2 für den in Bild 1 verwendeten Multiplexer
an. Die Wortbreite der beiden Eingangsoperanden und des Ausgangsoperanden
soll über einen generischen Parameter N festgelegt werden. Nennen
Sie die Eingangsports x0 und x1, den Auswahleingang s und den Ausgangsport
z.
LIBRARY ieee; USE ieee.std_logic_1164.ALL;
ENTITY mux2 IS
GENERIC(N: positive);
PORT(
s: IN std_logic;
x0, x1: IN std_logic_vector(N-1 DOWNTO 0);
z: OUT std_logic_vector(N-1 DOWNTO 0));
END ENTITY mux2;
b) Welchen Typ verwenden Sie für den generischen Parameter N sinnvollerweise?
Begründen Sie Ihre Antwort!
Den Typ "positive", weil N ganzzahlig und mindestens 1 sein muss.
c) Geben Sie eine vollständige VHDL-Architecture behav für die Entity mux2
an, die das Verhalten des Multiplexers beschreibt.
ARCHITECTURE behav OF mux2 IS
BEGIN
z

Frage 2
(10 Punkte)
Geben Sie eine vollständige Architecture behav zur Entity au in Form einer
Verhaltensbeschreibung an. Verwenden Sie dazu das Package ieee.numeric_std.
ARCHITECTURE behav OF au IS
BEGIN
process(mode, x, y) is
variable xv, yv: unsigned(N downto 0);
variable zv: unsigned(N downto 0);
begin
xv := unsigned(’0’ & x);
yv := unsigned(’0’ & y);
if mode = ’1’ then
zv := xv - yv;
else
zv := xv + yv;
end if;
z

Frage 4
(10 Punkte)
Vervollständigen Sie die nachfolgende Tabelle:
mode AC MQ
Initialzustand 1 0000 1110
nach 1. Taktflanke 0 1110 1100
nach 2. Taktflanke 1 0001 1100
nach 3. Taktflanke 1 0000 1001
nach 4. Taktflanke 0 1110 0010
nach 5. Taktflanke 1 0001 0010
nach 6. Taktflanke 0 1111 0100
nach 7. Taktflanke 0 0010 0100
Frage 5 a) In welchem Register steht nach erfolgter Division der Quotient?
(6 Punkte)
Im Register MQ.
b) In welchem Register steht nach erfolgter Division der Rest?
Im Register AC.
c) Beschreiben Sie den verwendeten Divisionsalgorithmus in eigenen Worten.
Akkumulator und MQ werden nach links geschoben, dann von der oberen Hälfte
des geschobenen Doppelwortes MD subtrahiert. Ist das Ergebnis positiv
(c = ’0’), so wird als Quotientenstelle ’1’ in MQ eingeschoben. Ist das Ergebnis
negativ (c = ’1’), so wird als Quotientenstelle ’0’ in MQ eingeschoben, und in
einem darauffolgenden Korrekturschritt wird MD wieder zu AC addiert.
Aufgabe 2 Seite 5

Frage 6
(9 Punkte)
Zeichnen Sie ein geeignetes Zustands-Übergangsdiagramm, das das Verhalten
des Automaten vollständig (einschließlich Ein- und Ausgangssignale)
beschreibt.
s0
1
1
k0
0
0
s1
1
1
k1
0
0
s2
1
1
k2
0
0
s3
1
1
k3
0
0
dead
0
Aufgabe 2 Seite 6

Frage 7 a) Geben Sie die Deklaration eines Typs zur Beschreibung des Zustands des
Automaten an.
(20 Punkte)
type state_type is (s0, s1, s2, s3, k0, k1, k2, k3, dead);
b) Geben Sie die Deklaration je eines Signals für den Istzustand
current_state und den Folgezustand next_state an.
signal current_state, next_state: state_type;
c) Geben Sie einen Prozess zur Ermittlung des Folgezustandes an.
process(current_state, c) is
begin
case current_state is
when s0 =>
if c = ’1’ then next_state

Teil 3
Frage 8
(16 Punkte)
Verhaltensbeschreibung für das Dividierwerk
Beschreiben Sie das Verhalten des Dividierwerks gemäß Bild 1 (d.h. ohne
Steuerung) in Form einer reinen Verhaltensbeschreibung (Architecture behav),
die neben Signaldeklarationen nur zwei Prozesse und eine nebenläufige
Signalzuweisung enthält.
library ieee; use ieee.numeric_std.all;
architecture behav of mult is
signal md, mq, ac: std_logic_vector(N-1 downto 0);
signal aux: unsigned(N downto 0);
begin
process(mode, ac, mq, md) is
begin
if mode = ’1’ then
aux