Gecko3 - CCC Event Weblog

5. VHDL
Die Testbench simuliert das System mit einem Takt von 50 MHz wie er auf dem Spartan
3 Starter Kit vorhanden ist und auf dem Gecko3 vorgesehen ist. Aus der Simulation kann
die mögliche Datenrate des Loopback Cores herausgelesen werden. Für die Übertragung
von 512 16 Bit Worten zum FPGA sind in der Simulation 82 µs nötig, das entspricht einer
Datenrate von 99.9 Mbit /s. Um die selbe Datenmenge von 512 16 Bit Worten aus dem FPGA
herauszulesen werden 92.2 µs benötigt, das entspricht 88.87 Mbit /s. Dieser Unterschied kommt
durch die Testbench zustande. Diese könnte noch optimiert werden, damit sie weniger lang
wartet um die Daten zu übernehmen und so den Empfang schneller bestätigt.
Die Messungen auf der Hardwareplattform zeigten, dass die Testbench zu wenig an das
vorhandene System angepasst wurde. Die Testbench simuliert ein synchrones System. Die
Funktionsprüfung des Loopback Cores vereinfachte sich zwar ein wenig aber in der Praxis
zeigte sich, dass die Simulation versagt hat, weil der Core erst nach weitern Änderungen
funktionierte.
16 Christoph Zimmermann