Gecko3 - CCC Event Weblog

5. VHDL
In diesem Kapitel beschreiben wir die Entwicklungen die wir für den FPGA gemacht haben.
Es wurde alles in VHDL im Xilinx ISE programmiert [Sch03]. Auch zur Simulation wurde
das ISE benutzt. Als Synthesewerkzeug kam Xilinx XST zum Einsatz.
Wie aus dem Projektplan ersichtlich ist, waren weitere Cores geplant, konnten aber in
der zur Verfügung stehenden Zeit nicht mehr realisiert werden. Darum folgt hier nur die
Beschreibung des Loopback Cores.
5.1. Kommunikations Loopback
5.1.1. Zweck und Anforderungen
Der Loopback Core dient zum Entwickeln und Testen der Kommunikation zwischen dem
FPGA und dem EZ-USB Chip. Er stellt also eine einfache Implementierung des im Kapitel
4 beschriebenen Handshake-Protokolls dar. Die Daten die vom EZ-USB gesendet werden,
müssen bis zum Abschluss der Sequenz gespeichert werden und sollen danach zurückgesendet
werden. Dies ermöglicht eine Überprüfung der gesendeten Daten und beider Kommunikationswege.
Der Core muss Sequenzen speichern können, die länger als ein Wort sind, da in
der Anwendung normalerweise grössere Datenmengen ausgetauscht werden sollen und die
USB Schnittstelle nur bei grösseren Datenblöcken die hohen Datenraten erreicht. Die VHDL
Sourcecodes sind im Anhang ab E.2 zu finden.
5.1.2. Realisierung
Dem Loopback Core liegt ein klassischer FSM-D (Finite-State-Machine/Datapath) Ansatz
zu Grunde. Diesem Ansatz folgend wurde zuerst der Datenpfad erstellt. Als zentrales Element
dient ein Block RAM Element. Block RAMs sind direkt als Hardware im Spartan 3 integriert
und müssen nicht synthetisiert werden. Der Vorteil dabei ist, dass keine Speicherstruktur
erzeugt werden muss. Das spart Zeit bei der Entwicklung und schont die FPGA Ressourcen,
da diese ineffizent für regelmässige Strukturen sind. Der Nachteil daran ist die Abhängigkeit
der Zielplattform, da Block RAMs nur in Xilinx FPGAs (Spartan 3 oder Virtex 2 und
höher) vorhanden sind. Der Rest des Datenpfads besteht aus einem Auf-/Abwärtszähler als
Adressgenerator, einem Nulldetektor und dem Tri-State Buffer für den Datenbus.
Die Statemachine wurde anschliessend im Xilinx ISE mit Hilfe des Programms StateCAD
gezeichnet. Dieses erlaubt die graphische Eingabe der Zustände, den Übergängen, der Signalwerte
und den Bedingungen und generiert daraus wahlweise VHDL oder Verilog Code.
Dieser Weg wurde zum einen aus Neugier an der graphischen Eingabe gewählt und zum
anderen weil Änderungen einfacher vorgenommen werden können. Damit muss die Dokumentation
(State Event Diagramm) nicht separat erstellt werden und ist immer aktuell. Die
so erstellte Statemachine ist in Abbildung 5.2 dargestellt.
Project Report 13