Unterlagen zu Versuch 2

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Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG end loop; Stellenverschiebung in Form einer Multiplikation oder Division mit der (i-1)-ten Potenz der Basis 10 Additionsoperator im Zehnersystem (+); Modulo Operator (mod); Multiplikation im Zehnersystem mit einem einstelligen Multiplikator (*). Gehen Sie dabei wie folgt vor: 1.1 Finden Sie den Zusammenhang zwischen der schriftlichen Vorgehensweise und der entsprechenden Realisierung in einer Ihnen bekannten höheren Programmiersprache. 1.2 Adaptieren Sie Ihr Programm dann auf VHDL. Dieser allgemein bekannte Algorithmus zur Multiplikation im Zehnersystem kann auch unabhängig vom Zahlensystem angewandt werden. Seine Implementierung ist jedoch meistens nicht trivial, weshalb einige weitere Überlegungen hinsichtlich benötigter Hardware nötig sind: Ziel ist die Multiplikation von binären Zahlen, wodurch eine digitale Realisierung des Rechenwerkes interessant wird. Eine Multiplikation eines mehrstelligen, binären Multiplikanden mit einem einstelligen binären Multiplikator lässt nur zwei mögliche Ergebnisse zu: den gleichen Wert des Multiplikanden oder den Wert “0”. Die Verschiebung der Multiplikationsergebnisse ist in VHDL trivial, nur die Addition der einzelnen Subergebnissen stellt eine größere Aufgabe dar. Hierzu ist eigentlich der Entwurf eines Volladdierers nötig. Um eine Vertiefung in Addierwerke an dieser Stelle zu ersparen, soll nun eine Methode erläutert werden, mit der der Additionoperator „+“ im Zusammenhang mit Bitvektoren verwendet werden kann. Ein Blick auf das folgende Beispiel lässt die Problematik klar erkennen: Die Variablen a, b und c seien vom Typ bit_vector(3 downto 0). Unter dieser Annahme, erzwingt die folgende Anweisung eine Fehlermeldung vom Compiler, da der Operator „+“ für Bitvektoren nicht definiert ist. c := a + b; -- geht nicht! Der Additionsoperator ließe sich aber verwenden, wenn die Operanden a und b z.B. vom Typ unsigned wären. unsigned ist ein vordefinierter Typ u.a. in dem Package NUMERIC_BIT aus der standardisierten Bibliothek IEEE. Statt die Variablen nun in unsigned umzuwandeln, kann man besser die Konvertierungsfunktionen dieser Bibliothek nutzen, um die geforderte Funktionalität zu bewerkstelligen. Die fehlerhafte Anweisung aus dem obigen Beispiel ist also folgendermaßen umzuformen(a, b und c seien weiterhin vom Typ bit_vector(3 downto 0): Universität Duisburg-Essen; Fakultät 5; Abt. IIMT; Inst. Informationstechnik (IT), Verteilte Systeme (VS) Seite 8
Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG c := BIT_VECTOR( UNSIGNED(a) + UNSIGNED(b) ); Die Konvertierungsfunktion BIT_VECTOR(Parameter) wandelt den Parameter in bit_vector um. Dies ist nötig, da c vom Typ bit_vector ist. Um diese Konvertierungsfunktionen verwenden zu können, müssen am Anfang der VHDL-Datei folgende Zeilen stehen: library ieee; use ieee.numeric_bit.all; Dem Entwickler stehen die anderen logischen Operationen wie or, and, not u.s.w. nach wie vor zur Verfügung, sowie auch Abfrage- und Schleifenkonstrukte. 3.3. Aufgabe 2 Entwerfen Sie einen digitalen Multiplizierer nach dem oben vorgestellten Algorithmus, der zwei positive, vier-Bit-breite Zahlen im Binärsystem Multipliziert. Erlaubte Werkzeuge sind: Schleifenkonstrukte (z.B. for); [siehe oben] Abfragekonstrukte (z.B. if); if Bedingung then ..... else ..... end if; Stellenverschiebung; Additionsoperator im Binärsystem (+); Konvertierungsfunktionen aus ieee.numeric_bit Logische Verknüpfungen (Gatter) (or, and, not, xor ). Gehen Sie dabei wie folgt vor: 2.1 Überlegen Sie sich, wie die einstellige Multiplikation im Binärsystem durch einen Vergleich des Multiplikators ersetzt werden könnte. 2.2 Überlegen Sie sich, welche Breite das Ergebnis einer Multiplikation von zwei vier-Bit-breiten Zahlen erreichen kann und berücksichtigen sie dies bei der Wahl der Variablen-Breiten. 2.3 Berücksichtigen Sie die Tatsache, dass nur zwei gleichbreite Zahlen binär addiert werden können. Über den Tellerrand hinaus Die Konvertierungsfunktion UNSIGNED(Parameter) wandelt den Parameter in unsigned um. Das Ergebnis der Addition(innerhalb der fettgedruckten Klammern) ist vom Typ unsigned Dieser Teil der Versuchunterlagen widmet sich den Studenten, die sich tiefer mit VHDL beschäftigen möchten. Möchte man das Rechenwerk noch ausführlicher beschreiben, so kann der Additionsoperator durch einen Volladdierer ersetzt werden, der sich – wie ja aus dem Versuch 1 bekannt ist – aus Halbaddieren zusammensetzt. Ebenso interessant wäre, das Rechenwerk auch auf negative Zahlen zu erweitern. Universität Duisburg-Essen; Fakultät 5; Abt. IIMT; Inst. Informationstechnik (IT), Verteilte Systeme (VS) Seite 9
Seite 1 und 2: IL IS VS PRAKTIKUM ZUR VORLESUNG Re
Seite 3 und 4: Praktikum zu RgS 2 Versuch2: VHDL-V
Seite 5 und 6: Praktikum zu RgS 2 Versuch2: VHDL-V
Seite 7: Praktikum zu RgS 2 Versuch2: VHDL-V

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