Unterlagen zu Versuch 2

Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG
Im VHDL Modell wollen wir nun zur Multiplikation auf einen Bitvektor für den Operanden übergehen.
Dies wurde uns oben bereits im C-Programm etwas näher gebracht. Den Bitzähler n für die gesetzen
Bits wollen wir zunächst als Integer-Typ belassen. Unser Modell ist also so noch nicht vollständig synthetisierbar!
Der Test des niedrigstwertigen Bits im Datenwort mit dem Wert 1 zeigt hier die Bitfauflösung
mit dem Bitvektor (d and "00000001"). Interessant und wichtig für die weiteren Betrachtungen ist die
Schiebeoperation, die hier durch die Zuweisung d := ’0’ & d(7 downto 1); erreicht wird. Das ist nur
zu verstehen, wenn man weiß, dass ein Bitvektor eine Zeichenkette ist und der &-Operator Zeichen aneinander
kettet. Hier wird also die neue Zeichenkette d gebildet durch die ’0’, an die das verschobene d
gekettet wird!
entity numbits is
port( inp :in bit_vector(7 downto 0);
num :out integer);
end numbits;
architecture behavior of numbits is
begin
count: process(inp)
variable d : bit _vector(7 downto 0);
variable n, k : integer := 0;
begin
d := inp;
for k in 1 to 8 loop
if (d and "00000001") = "00000001" then
n := n + 1;
end if;
d := '0' & d(7 downto 1);
end loop;
num