Unterlagen zu Versuch 2

Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG
var := '0'; -- wird in jedem Durchlauf ausgeführt
...;
else
...;
end if;
end process beispiel;
end arch1;
Bei den Signalzuweisungen ist zu beachten, dass Signaländerungen, die bei der Ausführung der
sequentiellen Anweisungen durchzuführen sind, erst am Prozessende aktualisiert werden.
Beispiel:
architecture arch2 of test is
signal sig : std_logic;
begin
beispiel: process(a) is
begin
sig