Unterlagen zu Versuch 2

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Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG Hinweise • Arbeiten Sie den anliegenden Vorbereitungstext sorgfältig durch. • Lösen Sie die im Vorbereitungstext gestellten Aufgaben und bringen Sie Ihre Ergebnisse zum Versuchstermin mit. • Beantworten Sie zum Antestat die folgenden Fragen. Vorbereitende Fragen 1. Wie werden Anweisungen einer „Architecture“ innerhalb, bzw. außerhalb eines Prozesses behandelt? a) außerhalb: sequentiell b) außerhalb: simultan c) innerhalb: sequentiell d) innerhalb: simultan 2. Aus welchen Bestandteilen besteht eine „Testbench“ und welche Funktionen erfüllen sie? 3. Könnte die “port-map“-Anweisung der „Testbench“ auf Seite 6 auch unterhalb des Prozesses stehen? Begründen Sie Ihre Antwort. 4. Erläutern Sie die Unterschiede zwischen Signalen und Variablen in Hinsicht auf deren Deklaration, Zuweisung und Wertaktualisierung. 5. Wie groß ist der Ergebnisvektor in Aufgabe 2 zu wählen, damit selbst die Multiplikation der größtmöglichen Werten keinen Überlauf verursacht: a) 4 Bit b) 8 Bit c) 16 Bit 6. Wie oft wird die Multiplikationsschleife bei der Multiplikation zwei vierstelliger Zahlen durchlaufen? a) 4 mal b) 8 mal c) 16 mal 7. Entwerfen Sie eine Prozess die das gleiche Verhalten der ersten 40 ns des folgenden Codes aufweist. Überlegen Sie sich dabei, nach welchen Regeln eine Signalaktualisierung erfolgt. entity counter is end counter; architecture behave of counter is signal val2: integer :=0 ; begin val2
Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG 1. Einleitung Das Ziel dieses Versuches ist es VHDL-Anfänger anhand praktischer Beispiele in die sequentiellen Modellierungsmöglichkeiten von VHDL einzuführen. Zunächst werden die Syntaxkonstrukte von VHDL, die zur sequentiellen Modellierung notwendig sind, vorgestellt. Anschließend werden Analogien zwischen der Programmierung in einer Hochsprache (Ada, C, usw.) und der VHDL-Programmierung anhand eines Beispiels aufgezeigt, was das Verständnis der Thematik dieses Versuches erleichtern soll. Dieser Versuch setzt ein gewisses Maß an Basiswissen über VHDL voraus. Neben dem grundlegenden Aufbau von entity und architecture sollte einem die Vorgehensweise bei der Erstellung eines einfachen Testbenches in Grundzügen bekannt sein. 2. Sequentielle Syntaxkonstrukte in VHDL Programmierung in einer Hochsprache wie z.B Ada oder C entspricht der algorithmischen Modellierung. Dies ist eine sehr hohe Abstraktionsebene der Modellierung, bei der die Lösung eines Problems in Anweisungen, die zeitlich hintereinander ausgeführt werden sollen, angegeben wird. Eine Sprache, die algorithmische Modellierung erlaubt, sollte demzufolge Notationen anbieten, mittels derer sequentielle Anweisungen gebildet werden können. Das grundlegende Syntaxkonstrukt in VHDL in diesem Zusammenhang ist process. Innerhalb von Prozessen werden die Anweisungen zeitlich hintereinander, also sequentiell ausgeführt. Die Deklaration von Prozessen, die nur innerhalb einer architecture erfolgen, hat folgendes Schema: [:] process [( )] is begin {} end process [] Darin bedeuten: einen Bezeichner, der den VHDL-Prozess eindeutig kennzeichnet. Prinzipiell kann der Bezeichner auch weggelassen werden. Zur besseren Lesbarkeit sollte man jedoch möglichst alle Prozesse mit Namen versehen. (sensitivity list) eine geklammerte Liste von Signalen, die durch Kommata getrennt werden. Wertänderungen der Signale, die in der Empfindlichkeitsliste stehen, stoßen den Prozess an. Ist ein Prozess angestoßen, wird er bis zum end process ausgeführt. eine Liste von Deklarationen. In Prozessen können insbesondere auch Variable deklariert werden (neben Konstanten und selbstdefinierten Datentypen). Als Datentypen für Variable kommen alle Typen in Frage, die auch für Signale erlaubt sind. Signale dürfen nicht in Prozessen deklariert werden, allerdings sind alle lokalen Signale der zugehörigen architecture sowie die der port-Schnittstelle verwendbar. Innerhalb eines Prozesses sind nur sequentielle Anweisungen sowie Signalzuweisungen erlaubt, die durch die Schlüsselworte begin und end process eingerahmt werden. Bei Zuweisungen innerhalb eines Prozesses sind zwischen zwei Arten zu unterscheiden: Variablenzuweisung und Signalzuweisung. Der Wert einer Variable wird sofort nach einer Zuweisung – ähnlich wie die Variablen von Programmiersprachen - innerhalb des Prozesses verändert. Wenn der Prozess verlassen wird, bleibt der Variablenwert bis zum nächsten Durchlauf erhalten. Beispiel: architecture arch1 of test is begin beispiel: process(a) is variable var : std_logic; begin var := '1'; ...; if var = '1' then Universität Duisburg-Essen; Fakultät 5; Abt. IIMT; Inst. Informationstechnik (IT), Verteilte Systeme (VS) Seite 3
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