Unterlagen zu Versuch 2

IL
IS
VS
PRAKTIKUM ZUR
VORLESUNG
Rechnergesteuerte Systeme 2
VERSUCH 2
VHDL-VERHALTENSBESCHREIBUNG
Name: Matrikelnummer:
Vorname: Gruppennummer:
Betreuer: Datum:
Universität Duisburg-Essen
Fak. 5, Abt. IIMT, Institut für
Informationstechnik (IT)
Verteilte Systeme (VS)
© Dr.-Ing. Heinz-Dieter Hümmer
Universität Duisburg-Essen
Fak. 5, IIMT, IT/VS

Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG
Hinweise
• Arbeiten Sie den anliegenden Vorbereitungstext sorgfältig durch.
• Lösen Sie die im Vorbereitungstext gestellten Aufgaben und bringen Sie Ihre Ergebnisse zum Versuchstermin
mit.
• Beantworten Sie zum Antestat die folgenden Fragen.
Vorbereitende Fragen
1. Wie werden Anweisungen einer „Architecture“ innerhalb, bzw. außerhalb eines Prozesses behandelt?
a) außerhalb: sequentiell b) außerhalb: simultan
c) innerhalb: sequentiell d) innerhalb: simultan
2. Aus welchen Bestandteilen besteht eine „Testbench“ und welche Funktionen erfüllen sie?
3. Könnte die “port-map“-Anweisung der „Testbench“ auf Seite 6 auch unterhalb des Prozesses stehen?
Begründen Sie Ihre Antwort.
4. Erläutern Sie die Unterschiede zwischen Signalen und Variablen in Hinsicht auf deren Deklaration,
Zuweisung und Wertaktualisierung.
5. Wie groß ist der Ergebnisvektor in Aufgabe 2 zu wählen, damit selbst die Multiplikation der größtmöglichen
Werten keinen Überlauf verursacht:
a) 4 Bit b) 8 Bit c) 16 Bit
6. Wie oft wird die Multiplikationsschleife bei der Multiplikation zwei vierstelliger Zahlen durchlaufen?
a) 4 mal b) 8 mal c) 16 mal
7. Entwerfen Sie eine Prozess die das gleiche Verhalten der ersten 40 ns des folgenden Codes aufweist.
Überlegen Sie sich dabei, nach welchen Regeln eine Signalaktualisierung erfolgt.
entity counter is
end counter;
architecture behave of counter is
signal val2: integer :=0 ;
begin
val2

Praktikum zu RgS 2 Versuch2: VHDL-VERHALTENSBESCHREIBUNG
1. Einleitung
Das Ziel dieses Versuches ist es VHDL-Anfänger anhand praktischer Beispiele in die sequentiellen Modellierungsmöglichkeiten
von VHDL einzuführen. Zunächst werden die Syntaxkonstrukte von VHDL, die
zur sequentiellen Modellierung notwendig sind, vorgestellt. Anschließend werden Analogien zwischen
der Programmierung in einer Hochsprache (Ada, C, usw.) und der VHDL-Programmierung anhand eines
Beispiels aufgezeigt, was das Verständnis der Thematik dieses Versuches erleichtern soll.
Dieser Versuch setzt ein gewisses Maß an Basiswissen über VHDL voraus. Neben dem grundlegenden
Aufbau von entity und architecture sollte einem die Vorgehensweise bei der Erstellung eines einfachen
Testbenches in Grundzügen bekannt sein.
2. Sequentielle Syntaxkonstrukte in VHDL
Programmierung in einer Hochsprache wie z.B Ada oder C entspricht der algorithmischen Modellierung.
Dies ist eine sehr hohe Abstraktionsebene der Modellierung, bei der die Lösung eines Problems in Anweisungen,
die zeitlich hintereinander ausgeführt werden sollen, angegeben wird. Eine Sprache, die
algorithmische Modellierung erlaubt, sollte demzufolge Notationen anbieten, mittels derer sequentielle
Anweisungen gebildet werden können. Das grundlegende Syntaxkonstrukt in VHDL in diesem Zusammenhang
ist process. Innerhalb von Prozessen werden die Anweisungen zeitlich hintereinander, also
sequentiell ausgeführt.
Die Deklaration von Prozessen, die nur innerhalb einer architecture erfolgen, hat folgendes Schema:
[:] process [( )] is
begin
{}
end process []
Darin bedeuten:
einen Bezeichner, der den VHDL-Prozess eindeutig kennzeichnet. Prinzipiell kann
der Bezeichner auch weggelassen werden. Zur besseren Lesbarkeit sollte man jedoch möglichst alle
Prozesse mit Namen versehen.
(sensitivity list) eine geklammerte Liste von Signalen, die durch Kommata
getrennt werden. Wertänderungen der Signale, die in der Empfindlichkeitsliste stehen, stoßen den
Prozess an. Ist ein Prozess angestoßen, wird er bis zum end process ausgeführt.
eine Liste von Deklarationen. In Prozessen können insbesondere auch Variable
deklariert werden (neben Konstanten und selbstdefinierten Datentypen). Als Datentypen für Variable
kommen alle Typen in Frage, die auch für Signale erlaubt sind. Signale dürfen nicht in Prozessen
deklariert werden, allerdings sind alle lokalen Signale der zugehörigen architecture sowie die
der port-Schnittstelle verwendbar.
Innerhalb eines Prozesses sind nur sequentielle Anweisungen sowie Signalzuweisungen erlaubt, die
durch die Schlüsselworte begin und end process eingerahmt werden.
Bei Zuweisungen innerhalb eines Prozesses sind zwischen zwei Arten zu unterscheiden: Variablenzuweisung
und Signalzuweisung.
Der Wert einer Variable wird sofort nach einer Zuweisung – ähnlich wie die Variablen von Programmiersprachen
- innerhalb des Prozesses verändert. Wenn der Prozess verlassen wird, bleibt der Variablenwert
bis zum nächsten Durchlauf erhalten.
Beispiel:
architecture arch1 of test is
begin
beispiel: process(a) is
variable var : std_logic;
begin
var := '1';
...;
if var = '1' then
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var := '0'; -- wird in jedem Durchlauf ausgeführt
...;
else
...;
end if;
end process beispiel;
end arch1;
Bei den Signalzuweisungen ist zu beachten, dass Signaländerungen, die bei der Ausführung der
sequentiellen Anweisungen durchzuführen sind, erst am Prozessende aktualisiert werden.
Beispiel:
architecture arch2 of test is
signal sig : std_logic;
begin
beispiel: process(a) is
begin
sig

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}
return n;
void main(void) {
char x,y;
printf("x := ");
scanf("%c",&x);
y = numbits(x);
printf("Anzahl der gesetzten Bits = %d \n",y);
return;
}
Man beachte, dass in der Hochsprache C auf einen Datentyp char bitweise logische Verknüpfungen
über das gesamte Datenwort (d & 1) und Verschiebeoperationen (d >> 1) möglich sind! Aus der arithmetischen
Sicht entspricht (d & 1) der Abfrage, ob d gerade oder ungerade ist, also (d%2 == 1),
wenn die Zahl auf ungerade zu prüfen ist.
Ein Vergleich zur Ada Lösung soll das aufzeigen. Ada ist strenger und lässt bitweise logische Verknüpfungen
wie UND, ODER, usw. nicht einfach zu, wie C. Also muss char erst nachgebildet werden. Das
erfolgt in der Typ-Vereinbarung type byte is mod 2**8;, dem sog. Modulartyp. Dieser Typ entspricht
dem char im C-Programm. Modulartypen in Ada erlauben bitweise logische Verknüpfungen, wie im Programm
mit (d and 1) zu sehen ist, aber keine Verschiebungen! Hier nutzen wir den Zusammenhang,
dass die Rechtsverschiebung (Verschiebung zu kleineren Stellenwertigkeiten) einer ganzzahligen Dualzahl
um eine Stelle der Division durch die Zahl 2 entspricht.
Der Rest des Ada Programmes sollte nicht näher erläutert werden, sondern dient nur der Vollständigkeit,
damit ein ablauffähiges Programm vorliegt. Nur soviel: Das Package ada.text_io.modular_io dient
der Ein- Ausgabe auf dem Bildschirm. Es wird mit dem Typ byte neu erzeugt und mit dem Namen
byte_io versehen, um die Ein- und Ausgabeprozeduren für Daten vom Typ byte bereitzustellen.
with ada.text_io, ada.integer_text_io;
use ada.text_io, ada.integer_text_io;
procedure test is
type byte is mod 2**8; -- new type
package byte_io is new ada.text_io.modular_io(byte);
use byte_io;
a,b : byte;
function numbits(a :in byte) return byte is
n, k, d : byte := 0;
begin
d := a;
for k in 1..8 loop
if (d and 1) = 1 then
n := n + 1;
end if;
d := d / 2;
end loop;
return n;
end numbits;
begin
put("a := ");
get(a);
b:= numbits(a);
put("Anzahl der gesetzten Bits =");
put(b);
new_line;
end test;
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Im VHDL Modell wollen wir nun zur Multiplikation auf einen Bitvektor für den Operanden übergehen.
Dies wurde uns oben bereits im C-Programm etwas näher gebracht. Den Bitzähler n für die gesetzen
Bits wollen wir zunächst als Integer-Typ belassen. Unser Modell ist also so noch nicht vollständig synthetisierbar!
Der Test des niedrigstwertigen Bits im Datenwort mit dem Wert 1 zeigt hier die Bitfauflösung
mit dem Bitvektor (d and "00000001"). Interessant und wichtig für die weiteren Betrachtungen ist die
Schiebeoperation, die hier durch die Zuweisung d := ’0’ & d(7 downto 1); erreicht wird. Das ist nur
zu verstehen, wenn man weiß, dass ein Bitvektor eine Zeichenkette ist und der &-Operator Zeichen aneinander
kettet. Hier wird also die neue Zeichenkette d gebildet durch die ’0’, an die das verschobene d
gekettet wird!
entity numbits is
port( inp :in bit_vector(7 downto 0);
num :out integer);
end numbits;
architecture behavior of numbits is
begin
count: process(inp)
variable d : bit _vector(7 downto 0);
variable n, k : integer := 0;
begin
d := inp;
for k in 1 to 8 loop
if (d and "00000001") = "00000001" then
n := n + 1;
end if;
d := '0' & d(7 downto 1);
end loop;
num

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3. Versuchsziel
In diesem Versuch soll die übliche Vorgehensweise bei einer Hardwareentwicklung - von der Idee bis
zur realisierbaren Schaltung - angedeutet werden. Ziel ist hier, die Entwicklung eines Multiplizierers, der
zwei binäre, 4-Bit-breite, positive Zahlen miteinander multipliziert.
3.1. Vorgehensweise
Zunächst sollte der Entwickler den grundlegenden, sprachunabhängigen Algorithmus seiner Problemlösung
finden. In unserem Fall kann dieser aus der bekannten schriftlichen Multiplikation mit mehrstelligem
Multiplikator gewonnen werden.
Multipliziert man zwei mehrstellige Zahlen, so führt man die Multiplikation stellenweise von der 10 0 Stelle
zu höheren Stellenwertigkeiten durch. Üblicherweise bildet man zuerst alle Stellenmultiplikationen und
addiert dann alle Zwischenergebnisse.
Beispiel:
536 * 237
3752 -- 10 0
1608 -- 10 1
1072 -- 10 2
127032
Hier wird die Aufgabe - im Zehnersystem - auf zwei Multiplikationen
mit einstelligem Multiplikator zurückgeführt. Die Multiplikation
mit der “(i - 1)-ten” Potenz der Zahlenbasis erfolg
implizit durch die Stellenverschiebung der Ergebnisse.
Für die Durchführung der Rechnung sind folgende Werkzeuge
nötig:
Stellenverschiebung
Multiplikation mit einstelligem Multiplikator
Addition
Für eine technische Realisierung muss man die Dualzahlen-Darstellung annehmen. Die Stellenmultiplikation
ergibt entweder Null, wenn die Multiplikatorstelle ’0’ ist oder den Multiplikanden, wenn sie ’1’ ist.
Die Addition erfolgt nach jeder Stellenberechnung akkumulativ. Das weitere Beispiel für positive 4-bit
Dualzahlen soll dies zeigen:
Beispiel:
3.2. Aufgabe 1
1010 * 0110
0000
+ 0000 -- 2 0
0000 – ZE1
+ 1010 -- 2 1
10100 – ZE2
+ 1010 -- 2 2
110100 – ZE2
+ 0000 -- 2 3
0110100 -- Erg
Im Dualsystem ist jeweils die Summenbildung nach jeder
Stelle angedeutet durch ZEi.
Man erkennt den Algorithmus durch iterative Stellenverschiebung
und Addition (Shift & Add).
Entwickeln Sie einen Multiplizierer nach dem oben vorgestellten Algorithmus, der zwei positive, vierstellige
Zahlen des Typs Integer im Zehnersystem Multipliziert.
Erlaubte Werkzeuge sind:
Schleifenkonstrukte (z.B. for-Schleifen);
for k in 1 to 8 loop
.....
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end loop;
Stellenverschiebung in Form einer Multiplikation oder
Division mit der (i-1)-ten Potenz der Basis 10
Additionsoperator im Zehnersystem (+);
Modulo Operator (mod);
Multiplikation im Zehnersystem mit einem einstelligen Multiplikator (*).
Gehen Sie dabei wie folgt vor:
1.1 Finden Sie den Zusammenhang zwischen der schriftlichen Vorgehensweise und der entsprechenden
Realisierung in einer Ihnen bekannten höheren Programmiersprache.
1.2 Adaptieren Sie Ihr Programm dann auf VHDL.
Dieser allgemein bekannte Algorithmus zur Multiplikation im Zehnersystem kann auch unabhängig vom
Zahlensystem angewandt werden. Seine Implementierung ist jedoch meistens nicht trivial, weshalb einige
weitere Überlegungen hinsichtlich benötigter Hardware nötig sind:
Ziel ist die Multiplikation von binären Zahlen, wodurch eine digitale Realisierung des Rechenwerkes interessant
wird.
Eine Multiplikation eines mehrstelligen, binären Multiplikanden mit einem einstelligen binären Multiplikator
lässt nur zwei mögliche Ergebnisse zu: den gleichen Wert des Multiplikanden oder den Wert “0”.
Die Verschiebung der Multiplikationsergebnisse ist in VHDL trivial, nur die Addition der einzelnen Subergebnissen
stellt eine größere Aufgabe dar. Hierzu ist eigentlich der Entwurf eines Volladdierers nötig.
Um eine Vertiefung in Addierwerke an dieser Stelle zu ersparen, soll nun eine Methode erläutert werden,
mit der der Additionoperator „+“ im Zusammenhang mit Bitvektoren verwendet werden kann.
Ein Blick auf das folgende Beispiel lässt die Problematik klar erkennen:
Die Variablen a, b und c seien vom Typ bit_vector(3 downto 0).
Unter dieser Annahme, erzwingt die folgende Anweisung eine Fehlermeldung vom Compiler, da
der Operator „+“ für Bitvektoren nicht definiert ist.
c := a + b; -- geht nicht!
Der Additionsoperator ließe sich aber verwenden, wenn die Operanden a und b z.B. vom Typ unsigned
wären. unsigned ist ein vordefinierter Typ u.a. in dem Package NUMERIC_BIT aus der
standardisierten Bibliothek IEEE. Statt die Variablen nun in unsigned umzuwandeln, kann man
besser die Konvertierungsfunktionen dieser Bibliothek nutzen, um die geforderte Funktionalität zu
bewerkstelligen. Die fehlerhafte Anweisung aus dem obigen Beispiel ist also folgendermaßen umzuformen(a,
b und c seien weiterhin vom Typ bit_vector(3 downto 0):
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c := BIT_VECTOR( UNSIGNED(a) + UNSIGNED(b) );
Die Konvertierungsfunktion
BIT_VECTOR(Parameter) wandelt
den Parameter in
bit_vector um. Dies ist nötig,
da c vom Typ bit_vector ist.
Um diese Konvertierungsfunktionen verwenden zu können, müssen am Anfang der VHDL-Datei
folgende Zeilen stehen:
library ieee;
use ieee.numeric_bit.all;
Dem Entwickler stehen die anderen logischen Operationen wie or, and, not u.s.w. nach wie vor zur Verfügung,
sowie auch Abfrage- und Schleifenkonstrukte.
3.3. Aufgabe 2
Entwerfen Sie einen digitalen Multiplizierer nach dem oben vorgestellten Algorithmus, der zwei positive,
vier-Bit-breite Zahlen im Binärsystem Multipliziert.
Erlaubte Werkzeuge sind:
Schleifenkonstrukte (z.B. for); [siehe oben]
Abfragekonstrukte (z.B. if);
if Bedingung then
.....
else
.....
end if;
Stellenverschiebung;
Additionsoperator im Binärsystem (+);
Konvertierungsfunktionen aus ieee.numeric_bit
Logische Verknüpfungen (Gatter) (or, and, not, xor ).
Gehen Sie dabei wie folgt vor:
2.1 Überlegen Sie sich, wie die einstellige Multiplikation im Binärsystem durch einen Vergleich des Multiplikators
ersetzt werden könnte.
2.2 Überlegen Sie sich, welche Breite das Ergebnis einer Multiplikation von zwei vier-Bit-breiten Zahlen
erreichen kann und berücksichtigen sie dies bei der Wahl der Variablen-Breiten.
2.3 Berücksichtigen Sie die Tatsache, dass nur zwei gleichbreite Zahlen binär addiert werden können.
Über den Tellerrand hinaus
Die Konvertierungsfunktion UNSIGNED(Parameter) wandelt den
Parameter in unsigned um.
Das Ergebnis der Addition(innerhalb der fettgedruckten Klammern)
ist vom Typ unsigned
Dieser Teil der Versuchunterlagen widmet sich den Studenten, die sich tiefer mit VHDL beschäftigen
möchten.
Möchte man das Rechenwerk noch ausführlicher beschreiben, so kann der Additionsoperator durch einen
Volladdierer ersetzt werden, der sich – wie ja aus dem Versuch 1 bekannt ist – aus Halbaddieren
zusammensetzt.
Ebenso interessant wäre, das Rechenwerk auch auf negative Zahlen zu erweitern.
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