Sequentielle Logik

Sequentielle Logik 

Einführung in die Technische Informatik 

Falko Dressler, Stefan Podlipnig 

Universität Innsbruck

• Schaltwerke 

• Flip-Flops 

• Entwurf eines Schaltwerks 

• Zähler 

• Realisierung 

Einführung in die Technische Informatik - WS 11/12 

Übersicht 

Sequentielle Logik 2

Lernziele 

• Begriffe: asynchrones/synchrones Schaltwerk, sequentielle Logik, 

Zustandsdiagramm, Mealy/Moore-Automat, ... 

• RS Flip-Flop, JK Flip-Flop, D Flip-Flop 

Wahrheitstabellen, Funktionsweise, Zeitverhalten 

ungetaktete, getaktete und flankengetriggerte Flip-Flops 

• Einfache Schaltwerke 

n-Bit Register, n-Bit Schieberegister 

asynchrone/synchrone n-Bit Zähler 

• Systematischer Entwurf eines synchronen Schaltwerks aus einer 

Problembeschreibung 

als Moore-Automat 

als Mealy-Automat 



SCHALTWERKE 



• In der kombinatorischen Logik 

Schaltwerke (1) 

sind Gatter die Grundelemente, die i.a. als verzögerungsfrei angenommen 

werden (Idealisierung, die oft zu Problemen führt!). 

werden Schaltungen als Schaltnetze bezeichnet. 

sind keine Rückkopplungen gestattet. 

können Schaltungen als gerichteter azyklischer Graph dargestellt werden. 

• In der sequentiellen Logik 

wird das Zeitverhalten durch Annahme einer Gatterlaufzeit ∆t 

berücksichtigt. 

stellen Flipflops neben Gattern die Grundelemente dar. 

sind Rückkopplungen gestattet. 

werden Schaltungen als Schaltwerke bezeichnet. 

können Schaltungen als gerichteter zyklischer Graph dargestellt werden. 




• Was geschieht in einer digitalen Schaltung bei der Rückkopplung 

eines Gatterausganges? 

• Beispiel 1: 

Rückgekoppeltes NOR-Gatter: 

Unerwünschte Schwingungen 

sind möglich ! 



• Beispiel 2: 

zwei rückgekoppelte 

NOR-Gatter 

(bistabile Kippstufe) 


Bei A = 1 oder B = 1 ergibt sich nach 2∆t ein stabiler Zustand, 

Bei A = 0 und B = 0 ergibt sich für X = Y ein instabiles Verhalten, 

für X ≠ Y eine Speicherung der letzten Ausgangswerte. 



FLIP-FLOPS 



Flip-Flops (1) 

• Die Speicherung eines binären Wertes kann durch eine bistabile 

Kippstufe aus zwei gegenseitig rückgekoppelten NAND- oder NOR- 

Gattern erfolgen. 

• Bezeichnet man die zwei freien Eingänge mit 

R = „Reset“ (Löschen) und 

S = „Set“ (Setzen), 

• so ergibt sich ein RS Flip-Flop: 


Folgezustand 



• Einsatz eines RS-Flipflops: Speichern eines kurzzeitigen Wertes 

Achtung: Flip-Flop muss initialisiert werden! 

• Beispiel: Setzen einer Warnlampe bei kurzzeitiger Temperaturüberschreitung, 

manuelles Rücksetzen 

• Zeitverhalten eines RS Flip-Flops: 



• Getaktetes RS Flip-Flop: 


Synchrone Schaltung: Signale an R und S werden nur übernommen, wenn 

Taktsignal Clk aktiv ist 

bei Clk = 0 sind R und S irrelevant (d = „don´t care“) 

bei Clk = 1 stellt sich der neue Folgezustand Q´ ein 




• Zeitverhalten eines getakteten RS Flip-Flops: 

• Impulse auf den Eingangsleitungen R und S während der 

nichtaktiven Phase (Clk = 0) bleiben unberücksichtigt! 

• Während aktiver Taktphase (Clk = 1) sind mehrere Zustandsänderungen 

möglich ! 




• Durch die Möglichkeit mehrerer Zustandsänderungen in einer 

Taktphase ist das getaktete RS Flip-Flop für viele Anwendungen 

ungeeignet. 

• Beispiel: 

Rückkopplung vom Ausgang 

des Flip-Flops zu den Eingängen 

über ein Schaltnetz 

⇒ selbst bei kurzen Taktphasen 

sind mehrere ungewollte Rückkopplungen 

je Takt möglich! 

• Sinnvoller wäre eine Variante des RS Flip-Flops, die nur zu einem 

ausgezeichneten Zeitpunkt eines Taktzyklus die Werte an den 

beiden Eingangsleitungen R und S übernimmt! 




• Durch spezielle Schaltungstechnik 

kann erreicht werden, dass auch die 

Eingangsleitungen nur 

bei steigender Flanke oder 

bei fallender Flanke 

berücksichtigt werden! 

⇒ positiv oder negativ 

flankengetriggertes RS Flip-Flop 

(positive Flanke = steigende Flanke, 

negative Flanke = fallende Flanke) 




• Mit flankengetriggerten Flipflops kann z.B. Pipelining einfach 

realisiert werden: 

Mit jeder steigender Flanke wird das kombinatorische Ergebnis aus jedem 

Schaltnetz in das nachgeschaltete Flip-Flop übernommen. 

Schaltnetz 1 und 2 können gleichzeitig auf verschiedenen Daten arbeiten. 

− Nach 3 Takten liegt das Ergebnis am Ausgang vor. 

Schaltwerk arbeitet korrekt, wenn Taktzykluszeit größer ist als die 

maximale Verzögerung beider Schaltnetze. 



• D Flip-Flop: 


Bei Clk = 1 wird intern S = D und R = D gesetzt. 

Hierdurch wird unerlaubter Zustand R = S = 1 stets vermieden! 

Bei Clk = 0 bleibt Zustand unverändert. 

Bei Clk = 1 ergibt sich der neue Folgezustand Q´ = D. 




• Flankengetriggertes D Flip-Flop: 

D Flip-Flops werden meistens nur in der flankengetriggerten Version 

benutzt, d.h. lediglich bei Auftreten der entsprechenden Taktflanke wird das 

Signal vom Eingang D übernommen. 

D Flip-Flop mit positiver Flankentriggerung: 

D Flip-Flop mit negativer Flankentriggerung: 




• Flankengetriggerte D Flip-Flops dienen als Grundbaustein für ein 

n-Bit Register: 

Daten vom Datenbus 

werden bei steigender 

Flanke des LOAD- 

Signals in das 

Register geladen. 




• Aus D-Flipflops kann auch ein n-Bit Schieberegister einfach 

aufgebaut werden: 

In jedem Takt werden Binärwerte um eine Position geschoben, z.B. nach 

rechts. 

Anwendungen: Seriell-/Parallelwandlung, Teil arithmetischer Operationen. 



• JK Flip-Flop: 


Basierend auf flankengetriggertem RS Flip-Flop. 

Nutzung der nicht benötigten Eingangskombination 1, 1 für eine 

Invertierung von Q („Toggle“). 




• Zeitverhalten bei realen flankengetriggerten Flipflops: 

Daten müssen bereits eine Zeitspanne tsetup vor der Taktflanke anliegen. 

Daten müssen auch nach der aktiven Taktflanke noch eine gewisse 

Zeitspanne thold anliegen. 

Zustandsänderungen sind erst eine Zeitspanne tprop nach der Taktflanke am 

Ausgang wirksam. 

Beispiel: 

− Zeitverhalten für ein D Flip-Flop 



ENTWURF EINES SCHALTWERKS 



• Asynchrones Schaltwerk 

Entwurf eines Schaltwerks (1) 

Gesteuert durch Veränderung der Eingangssignale. 

Zeitpunkt, an dem wieder stabile Ausgangssignale vorliegen, ist nur durch 

Gatterlaufzeit festgelegt. 

Aufwendiger Entwurf! 

Sehr schnelle Arbeitsweise möglich. 

• Synchrones Schaltwerk 

Gesteuert durch zentralen Takt. 

Übernahme der Änderung eines Eingangssignals erfolgt nur zu festen 

Zeitpunkten. 

Einfacher systematischer Entwurf, basierend auf endlichem Zustandsautomaten 

(Mealy- oder Moore-Automat). 

Kritischer Pfad bestimmt maximale Taktfrequenz. 




• Wie kann man systematisch ein synchrones Schaltwerk 

ausgehend von der Problembeschreibung entwerfen ? 

• Idee einer Vorgehensweise: 

Beliebige (jedoch endliche) Menge von Zuständen, dargestellt als 

Zustandsdiagramm. 

Zustandsübergänge erfolgen stets taktsynchron und in Abhängigkeit von 

Eingangssignalen E. 

Ausgangssignale Y des Schaltwerks entsprechen i.a. nicht direkt den 

Ausgängen der Flip-Flops, sondern werden durch ein Schaltnetz generiert. 

• Verwendung eines endlichen Zustandsautomaten als zugrunde 

liegendes Modell. 



• Ein kurzer Exkurs… 


Zustandsautomaten 


• Moore-Automat: 

Nach E. Moore (Bell Labs) 

Allgemeiner Aufbau: 


Eingabelogik bestimmt Zustandsübergänge, die von den Eingabesignalen E 

und vom aktuellen Zustand abhängen. 

Ausgabelogik bestimmt Ausgabe Y, die nur vom aktuellen Zustand abhängt. 



• Mealy-Automat: 

Nach G. Mealy (IBM) 

Allgemeiner Aufbau: 


Eingabelogik wie beim Moore-Automaten. 

Ausgabe Y hängt jedoch durch die Ausgabelogik vom aktuellen Zustand und 

vom Eingabesignal E ab. 

Kann schneller auf Eingabeänderungen reagieren als Moore-Automat. 




• Vorgehensweise beim Entwurf eines Schaltwerks: 

1. Erstellen eines Zustandsdiagramms 

2. Erstellen einer Zustandstabelle 

3. Auswahl einer binären Zustandskodierung und Generierung einer binären 

Zustandstabelle 

4. Auswahl eines Flip-Flop Typs und Ermittlung der für jeden 

Zustandsübergang benötigten Flip-Flop Ansteuerungen 

5. Ermittlung der Ausgabegleichungen 

6. Minimierung der Ansteuer- und Ausgabegleichungen 

7. Realisierung des Schaltwerks 




• Ein Zustandsdiagramm ist die Darstellung einer Aufgabenstellung 

als gerichteter, zyklischer Graph, wobei die Knoten den Zuständen 

und die Kanten den Zustandsübergängen entsprechen. 

• Zustandsdiagramm für einen Moore-Automaten: 

Knoten: Markierung S/Y gibt Bezeichnung des Zustands S und die 

zugehörige Ausgabe Y = Y1Y2 ... Yn an. 

Kanten: Markierung mit der für den jeweiligen Zustandsübergang 

erforderlichen Eingabe E = E1 E2 ... Em. 

• Zustandsdiagramm für einen Mealy-Automaten: 

Knoten: Markierung S gibt nur die Bezeichnung des Zustands an. 

Kanten: Markierung E/Y mit der für den jeweiligen Zustandsübergang 

erforderlichen Eingabe E = E1 E2 ... Em und der resultierenden Ausgabe Y = 

Y1Y2 ... Yn. 



• Aufgabenstellung: 

Beispiel Moore-Automat (1) 

Es soll ein synchrones Schaltwerk entworfen werden, das in einem binären 

Eingabestrom E(t) die Sequenz 010 erkennt. 

Ausgabe von Y = 1, sobald im Eingabestrom die Sequenz 010 erkannt wurde, 

ansonsten soll Y = 0 sein. 

Schritt 1: Zustandsdiagramm für Moore-Automat 



• Schritt 2: Zustandstabelle 


Die Zustandstabelle enthält für jeden (symbolisch bezeichneten) Zustand S: 

− Den Folgezustand S´ in Abhängigkeit von der Eingabe E 

− Die zugehörige Ausgabe Y 

Zustandstabelle für 010-Sequenzdetektor: 


S E S´ Y 

A 0 B 0 

A 1 A 0 

B 0 B 0 

B 1 C 0 

C 0 D 0 

C 1 A 0 

D 0 B 1 

D 1 C 1 



• Schritt 3: Auswahl einer binären Zustandskodierung und 

Generierung einer binären Zustandstabelle: 

Zustände S werden in binäre Zustände Q = Qk–1 ...Q1Q0 mit k = ⎡log2 |S|⎤ 

umkodiert. 

Binäre Zustandstabelle für 010-Sequenzdetektor (|S| = 4 ⇒ k = 2): 

S E S´ Y 

A 0 B 0 

A 1 A 0 

B 0 B 0 

B 1 C 0 

C 0 D 0 

C 1 A 0 

D 0 B 1 

D 1 C 1 


Q1 Q0 E Q1´ Q0´ Y 

0 0 0 0 1 0 

0 0 1 0 0 0 

0 1 0 0 1 0 

0 1 1 1 0 0 

1 0 0 1 1 0 

1 0 1 0 0 0 

1 1 0 0 1 1 

1 1 1 1 0 1 



• Schritt 4: Auswahl eines Flip-Flop Typs und Ermittlung der für 

jeden Zustandsübergang nötigen Flip-Flop Ansteuerungen. 

Für 010-Sequenzdetektor sollen JK Flip-Flops eingesetzt werden. 

Ansteuerungstabelle bei Verwendung von JK Flip-Flops: 

Q1 Q0 E Q 1´ Q 0´ J1 K1 J0 K0 

0 0 0 0 1 0 d 1 d 

0 0 1 0 0 0 d 0 d 

0 1 0 0 1 0 d d 0 

0 1 1 1 0 1 d d 1 

1 0 0 1 1 d 0 1 d 

1 0 1 0 0 d 1 0 d 

1 1 0 0 1 d 1 d 0 

1 1 1 1 0 d 0 d 1 




• Schritt 5: Bestimmung der Ausgabegleichungen 

Aus binärer Zustandstabelle kann zunächst eine reduzierte Tabelle erstellt 

werden, die nur die Spalten Qk–1 ...Q1Q0 und Y enthält. 

Reduzierte Tabelle für 010-Sequenzdetektor: 

Ausgabegleichung: Y = Q1 ⋅ Q0 


Q1 Q0 Y 

0 0 0 

0 1 0 

1 0 0 

1 1 1 



• Schritt 6: Minimierung der Ansteuer- und Ausgabegleichungen 

Ausgabegleichung Y = Q1 ⋅ Q0 ist bereits minimal. 

Für Ansteuergleichungen J0 und K0 kann man direkt aus der 

Ansteuertabelle minimale Gleichungen ablesen: 

J0 = E, K0 = E 

Minimierung von Ansteuergleichungen J1 und K1: 

Resultate: J1 = Q0 ⋅ E K 1 = Q0 ⋅ E + Q0 ⋅ E 




• Schritt 7: Realisierung des Schaltwerks 

Realisierung der Schaltfunktionen aus Eingabe- und Ausgabelogik. 

Realisierung des 010-Sequenzdetektors, hier mit UND-, ODER-Gattern, 

Invertern und positiv flankengetriggerten JK Flip-Flops: 



Beispiel Mealy-Automat (1) 

• Aufgabenstellung wie beim Beispiel zum Moore-Automat: 

Erkennung der Sequenz 010 in einem Binärstrom E(t). 

• Schritt 1: Zustandsdiagramm für Mealy-Automat 

Zusätzliche Markierung der Kanten (anstatt der Knoten) mit Ausgabe Y 

Zustandsdiagramm für 010-Sequenzdetektor: 




• Schritte 2+3: Erstellen einer Zustandstabelle, Auswahl einer 

binären Zustandskodierung und Generierung einer binären 

Zustandstabelle. 

Wie bei Moore-Automat, jedoch sofortige Veränderung von Y (im gleichen 

Takt), wenn Eingabe E sich entsprechend ändert. 

Für 010-Sequenzdetektor ergibt sich: 

S E S´ Y 

A 0 B 0 

A 1 A 0 

B 0 B 0 

B 1 C 0 

C 0 D 1 

C 1 A 0 

D 0 B 0 

D 1 C 0 


Q1 Q0 E Q1´ Q0´ Y 

0 0 0 0 1 0 

0 0 1 0 0 0 

0 1 0 0 1 0 

0 1 1 1 0 0 

1 0 0 1 1 1 

1 0 1 0 0 0 

1 1 0 0 1 0 

1 1 1 1 0 0 



• Schritt 4: Bestimmen der Flip-Flop Ansteuergleichungen: 

Wie bei Moore-Automat! 

• Schritt 5: Bestimmung der Ausgabegleichungen 

Y hängt beim Mealy-Automat von Q und von Eingabe E ab ! 

Reduzierte Tabelle für 010-Sequenzdetektor: 

Resultierende Ausgabegleichung: 

Y = Q1 ⋅ Q0 ⋅ E 

• Schritt 6: Minimierung 

Für Ansteuergleichungen wie bei Moore-Automat. 

Ausgabegleichung ist bereits minimal! 


Q1 Q0 E Y 

0 0 0 0 

0 0 1 0 

0 1 0 0 

0 1 1 0 

1 0 0 1 

1 0 1 0 

1 1 0 0 

1 1 1 0 



• Schritt 7: Realisierung des Schaltwerks 

Im Vergleich zum entsprechenden Moore-Automat ändert sich nur die 

Ausgabelogik: 



Vergleich Moore- und Mealy-Automat 

• Sowohl Moore-Automat als auch Mealy-Automat sind zum Entwurf 

beliebiger Schaltwerke geeignet. 

• Vorteile Moore-Automat: 

Taktsynchrone Ausgabe Y, asynchron auftretende Störungen der 

Eingabesignale wirken sich nicht auf Y aus. 

Geringerer Schaltungsaufwand für Ausgabelogik, wenn Ausgabe Y eigentlich 

nur vom Zustand abhängt. 

• Vorteile Mealy-Automat: 

Schnellere Reaktion auf Veränderung der Eingabesignale E. 

Realisierung ist mit einer kleineren Anzahl an Zuständen möglich, wenn 

mehrere Zustandsübergänge zu einem Zustand verschiedene Ausgaben 

erfordern. 



Anmerkungen zum Moore-/Mealy-Automat 

• Jeder beliebige getaktete Flip-Flop Typ darf verwendet werden. 

Zunächst ist Flip-Flop Zustands-Übergangstabelle aufzustellen. 

In Ansteuertabelle müssen die entsprechenden Ansteuersignale für die 

benötigten Zustands-Übergänge eingetragen werden. 

Schaltungsaufwand für Eingabelogik abhängig vom Flip-Flop Typ. 

• Zur Vereinfachung des Zustandsdiagramms dürfen Zustandsübergänge, 

die von einer Eingangsvariablen unabhängig sind, auch 

mit d („don‘t care“) beschriftet werden: 

Beispiel: 



Reduktion von Zuständen 

• Im Moore-Automat können Zustände mit gleichen Ausgaben und 

gleichen Folgezuständen zusammengefasst werden. 

• Beispiel: 

Automat zur Erkennung von 110 oder 100. 

Einsparung eines Flip-Flops! 



ZÄHLER 



Synchroner 3-Bit Binärzähler 

• Kann systematisch als synchrones Schaltwerk entworfen werden, 

als Ergebnis erhält man: 

• Auch als Modulo-n Zähler oder kombinierter Vor-/Rückwärtszähler 

realisierbar. 

• Taktsynchrone Zustandswechsel an allen Ausgängen! 



Zeitverhalten: 

τ sei Verzögerung 

eines flanken- 

getriggerten 

JK-Flipflops 

⇒ τ legt maximale 

Taktfrequenz fest! 


Asynchroner 3-Bit Binärzähler 

zählt fallende 

Taktflanken!

Sequentielle Logik

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