VHDL Kompakt - CES

Kapitel 6
Signale
Während die VHDL-Verhaltensbeschreibungen – Prozesse mit Variablen und sequenziellen
Anweisungen – den algorithmischen Abläufen in Programmiersprachen entsprechen, besitzen
Signale und konkurrente Blöcke Eigenschaften, die für Strukturbeschreibungen und
deren Simulation typisch sind.
Dabei sind Signale die einzige Möglichkeit, quasi als Leitungen, die Elemente struktureller
Beschreibungen miteinander zu verbinden sowie die Kommunikation zwischen Prozessen
zu ermöglichen. Bei der Simulation wird eine zeitliche Ordnung von Ereignissen – im
Sinne von Ursache und Wirkung – über Signale geregelt.
6.1 Deklaration
Signale können an folgenden Stellen im VHDL-Code deklariert werden:
1. innerhalb eines package für globale Signale.
2. als port ... der entity-Deklaration für entity-globale Signale.
3. innerhalb einer architecture als architecture-globale Signale. Im Allgemeinen werden
alle Signale, die keine Ports sind, so deklariert.
Syntax
signal 〈identifier list〉 : 〈typeId〉 [ 〈range〉 ] [:= 〈expression〉 ];
〈port declaration〉 ::= Ein- und Ausgänge
port ( 〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]{ ;
〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]} );
〈mode〉 ::= in|out|inout|buffer
” Richtung“
Für den Modus der Ein-/Ausgänge einer Portdeklaration gilt:
in Eingang, nur auf rechter Seite von Variablen-/Signalzuweisungen, also in Ausdrücken,
zulässig.
out Ausgang, nur auf linker Seite von Signalzuweisungen zulässig.
inout bidirektionale Leitung, kann im Code lesend und schreibend benutzt werden.
buffer prinzipiell ein Ausgang, darf intern aber auch gelesen werden. Insbesondere gibt
es nur einen Treiber für den Port: eine Prozess, eine konkurrente Anweisung oder eine
treibende Instanz.
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