VHDL Kompakt - CES

5.1 Anweisungen
Loop Modellierung verschiedener Schleifen. Neben der Vereinfachung von Ausdrücken,
lassen sich so auch Wiederholungen von Strukturen, beispielsweise der Bitbreite entsprechend,
beschreiben.
Syntax
[ 〈label〉:] while 〈expression〉 loop | boole’sche Bedingung
for 〈rangeVar〉 in 〈range〉 loop | Schleifenvariable, Wertebereich
loop beliebig oft
〈sequential statements〉
end loop [ 〈label〉 ];
Die Laufvariable der for-Schleife muss nicht extra deklariert werden; 〈loopVariable〉
gilt als lokale Variable in der Schleife; Zuweisungen sowie externer Zugriff sind nicht
möglich.
Next bewirkt den vorzeitigen Abbruch eines Schleifendurchlaufs, die zusätzliche Angabe
einer Bedingung ist möglich.
Syntax
[ 〈label〉:] next [ 〈loop label〉 ] [when 〈condition〉 ];
Beispiel
L1: for I in 1 to ITER_MAX loop äußere Schleife
SUM := 0;
L2: while SUM < SUM_MAX loop innere Schleife
...
next L1 when SUM < 0; Sprung, neue Iteration
...
end loop L2;
...
end loop L1; Sprungziel
Exit Sprung aus einer Schleife, optionale Bedingung.
Syntax
[ 〈label〉:] exit [ 〈loop label〉 ] [when 〈condition〉 ];
Beispiel
A_IND := -1;
for I in Q’range loop
if (Q(A_IND) = A) then A_IND := I;
exit; Sprung aus Schleife
end if;
end loop;
if (A_IND = -1) ... Sprungziel
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