VHDL Kompakt - CES

Kapitel 3
Bezeichner und Deklarationen
Mit Ausnahme der reservierten Wörter kann der Benutzer beliebige Bezeichner vergeben,
um Objekte zu benennen. Dabei gilt: 1
• Zeichensatz ’a’. . . ’z’, ’0’. . . ’9’, ’_’.
• das erste Zeichen muss ein Buchstabe sein.
• keine Unterscheidung zwischen Groß- und Kleinschreibung in VHDL
Bei Verwendung von Bibliotheken und Packages müssen die Elemente gegebenenfalls über
komplette Namen dereferenziert werden, wie: 〈libraryId〉.〈packageId〉.〈itemId〉
Kommentare beginnen mit zwei -- Zeichen und gehen bis zum Ende der Zeile.
Konstanten legen einmalig Werte innerhalb von package, entity oder architecture fest.
Syntax
constant 〈identifier〉 : 〈typeId〉 [ 〈range〉 ] [:= 〈expression〉 ];
Beispiel
constant VCC : real := 4.5;
constant CYCLE : time := 100 ns;
constant PI : real := 3.147592;
constant FIVE : bit_vector := "0101";
Variablen speichern Werte innerhalb eines process und werden dort, durch den Kontrollfluss
gesteuert, sequenziell benutzt. Variablen können nicht benutzt werden, um Informationen
zwischen Prozessen auszutauschen. 2
Syntax
variable 〈identifier list〉 : 〈typeId〉 [ 〈range〉 ] [:= 〈expression〉 ];
1In VHDL’93 wurden erweiterter Bezeichner eingeführt, diese sollten aber aus Kompatibilitätsgründen nicht
benutzt werden.
2
” globale Variablen“ aus VHDL’93 werden hier nicht weiter beschrieben.
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