VHDL Kompakt - CES

2.3 Untertypen und Alias
variable HEAD, TMP : LINK; Zeiger auf CELL
...
TEMP := new CELL’(0, null); neues Element, mit Initialisierung
for I in 1 to 5 loop
HEAD := new CELL; weitere Elemente
HEAD.VALUE := I; Zugriff auf record
HEAD.NEXTP := TEMP;
TEMP := HEAD;
end loop;
...
Speicherfreigabe
deallocate(TEMP);
Speicheranforderung
... := new CELL; neues Element
... := new CELL’(I, TEMP); . . . mit Initialisierung
. . . mit notwendiger Bereichsbeschränkung
... := new bit_vector (15 downto 0); durch Index
... := new bit_vector’("001101110"); durch Initialisierung
2.3 Untertypen und Alias
Untertypen Zu vordefinierten, bzw. zu eigenen Typen lassen sich Untertypen bilden, dies
geschieht durch Einschränkung der Wertebereiche und/oder bei Array-Typen Begrenzung
der Indexbereiche.
Bereichseinschränkungen lassen sich zwar auch bei Objektdeklarationen angeben, Untertypen
bieten aber den Vorteil, dass solche Begrenzungen zentral vorgenommen werden
können.
Syntax
subtype 〈sub typeId〉 is 〈base typeId〉 [range 〈range〉 ] ; Wert begrenzt
subtype 〈sub typeId〉 is 〈base typeId〉 Index begrenzt
(〈range〉 | 〈typeId〉{, 〈range〉 | 〈typeId〉});
〈range〉 ::= 〈low expr〉 to 〈high expr〉 |
〈high expr〉 downto 〈low expr〉
Beispiel
subtype DIGIT is integer range 0 to 9; Untertyp zu integer
...
variable MSD, LSD: DIGIT;
— ist äquivalent zu —
variable MSD, LSD: integer range 0 to 9;
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