VHDL Kompakt - CES

1.3 Simulation
1.3 Simulation
Die Simulation von VHDL-Schaltungen (Entity + Architektur) ist integraler Bestandteil der
Semantik. In dem Sprachstandard wird deshalb auch ein Simulationsalgorithmus definiert,
dessen Verhalten die Abarbeitung konkurrenter und sequenzieller VHDL-Codeabschnitte
definiert.
Für den Simulator besteht eine VHDL-Beschreibung aus einer Menge konkurrent aktiven
Codes — wie bei der Hardware: Funktionseinheiten arbeiten gleichzeitig! Wie oben bei
den Architekturen beschrieben, können dies Anweisungen einer Datenflussbeschreibung,
Instanzen in einer hierarchischen Modellierung oder Prozesse sein. Die Prozesse wiederum,
begrenzen sequenziell abzuarbeitenden Code, der in Verhaltensbeschreibungen benutzt
wird. Der VHDL-Simulationsalgorithmus beschreibt jetzt das prinzipielle Verfahren, wie
die konkurrenten Modelle vom Simulator behandelt werden müssen, damit das Ergebnis
unabhängig von der sequenziellen Abarbeitungsreihenfolge des Programms ist.
Für die Simulation wird ein ereignisgesteuerter Simulator angenommen, der eine zentrale
Liste (Schedule) besitzt in der zukünftige Ereignisse stehen. Diese wurden durch den
bisherigen Verlauf der Simulation erzeugt. Zwei Arten von Ereignissen sind möglich:
1. Wertewechsel von Signalen (Verbindung der konkurrenten Teile untereinander):
Ereignis = Zeitpunkt + Signal + Wert
2. Abarbeitung von sequenziellem Code in einem Prozess:
Ereignis = Zeitpunkt bzw. Bedingung + Prozess + Einsprungstelle
Eine fiktive Zeiteinheit (delta-Time) erlaubt die Behandlung von Signalzuweisungen ohne
Verzögerungszeit. Dadurch kann der Simulator die Grundschleife der Simulation mehrfach
durchlaufen, ohne dass die simulierte Zeit fortschreitet. Um die Wirkungsweise von Signalzuweisungen
besser zu verstehen, ist der Simulationszyklus hier kurz skizziert:
1. Aktivierung des Zyklus zu einem Zeitpunkt t0. Alle Ereignisse, die für diesen Zeitpunkt
im Schedule sind, sind abzuarbeiten. Dazu werden alle Signalzuweisungen des
Schedule ausgeführt und die neu berechneten Werte der Signale gespeichert.
2. Parallele Anweisungen, die diese Signale als Eingänge benutzen – zu den Signalen
sensitiv sind –, müssen in diesem Zyklus ausgeführt werden. Zusammen mit Prozessen
aus dem Schedule wird so eine Menge aktiver Anweisungen bestimmt.
3. Jede dieser konkurrenten Anweisungen / Prozesse wird von dem Simulator abgearbeitet.
Die Signalwerte werden der unter Schritt 1. berechneten Datenstruktur entnommen.
Wenn die Simulation der Anweisungen neue Ereignisse erzeugt, dann werden
diese in extra Datenstrukturen verwaltet.
Wegen dieser Trennung können sich die Signalwerte innerhalb eines Simulationszyklus nicht
ändern — die Abarbeitung ist unabhängig von der Reihenfolge.
Der sequenzielle Code in Prozessen wird, beginnend an der Einsprungstelle, so lange
abgearbeitet, bis der Prozess terminiert. Gerät die Abarbeitung in eine Endlosschleife,
dann. . . hat man ein Problem.
4. Nach der Abarbeitung aller aktiven Anweisungen ist der Zyklus für den Zeitpunkt t0
abgeschlossen. Die simulierten Ereignisse werden entfernt und ” neue Ereignisse“ aus
Schritt 3. werden im Schedule wirksam.
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