1.8 Grundlagen der Digitaltechnik
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Informatik V, Kap. 8, WS 98/99<br />
Die Verbindungsmatrix enthält drei verschiedene Arten von Leitungen:<br />
Solche vom Typ "direct interconnect" erlauben eine direkte und schnelle Verbindung einer Logik-<br />
Zelle mit einer Nachbarzelle.<br />
Normale Verbindungen "general purpose interconnect" verlaufen in horizontaler und vertikaler<br />
Richtung zwischen den Zellen-Reihen. An Kreuzungspunkten sind Pass-Transistoren eingefügt,<br />
welche, wie<strong>der</strong> durch spezielle SRAM-Zellen gesteuert, wahlweise Leitungen des Netzes miteinan<strong>der</strong><br />
verbinden.<br />
Da diese Verbindungen mit relativ hoher Signallaufzeiten belastet sind, existieren zusätzlich schnelle<br />
"long lines". Diese durchziehen die gesamte Matrix und können nur jeweils ein Signal von einem<br />
Rand zum an<strong>der</strong>en transportieren.<br />
Die SRAM- basierte XILINX-Technologie hat als wesentlichen Vorteil die beliebige<br />
Programmierbarkeit, <strong>der</strong> Nachteil ist die Flüchtigkeit <strong>der</strong> Information. Nach jedem Abschalten <strong>der</strong><br />
Betriebsspannung muß, geladen von einem externen Speicher, eine neue Programmierung erfolgen.<br />
Bei den PGAs <strong>der</strong> Firma ACTEL werden statt <strong>der</strong> SRAM-Speicherzellen sogenannte "Antifuses"<br />
verwendet. Durch eine erhöhte Spannung werden Isolierschichten durchtrennt und damit<br />
Verbindungen erzeugt. Damit ist die Programmierung nicht mehr flüchtig, aber eine Neu-<br />
Programmierung ist nicht möglich.<br />
ACTEL verwendet je eine kombinatorische und eine sequentielle Grundzelle.<br />
Typ Program- Größe Ein- / Ausg. Sonstiges Verzögerung<br />
mierung prog. E / A<br />
Speicherbausteine<br />
DRAM flüchtig 16 Mbit 24 / 1- 22 /4/ - refresh notw. 50 - 100 ns<br />
SRAM flüchtig 4 MBit 19 / 8 / - 50 - 100 ns<br />
1 MBit 17 / 8 / - 10 - 50 ns<br />
EPROM löschbar 1 MBit 16 / 16 / -<br />
Programmierbare logische Fel<strong>der</strong><br />
PAL22L10 löschbar 160 Prod. T. 12 / 10 / -<br />
Altera löschbar 384 Prod. T. 16 / - / 48 48 prog. E/A Zellen 50 ns<br />
EP1800<br />
AMD löschbar 4*64 Prod. T. 6 / - / 64 4 univ. verbindbare 20 ns<br />
MACH 130 Blöcke pro Block<br />
programmierbare Logikbausteine<br />
Xilinx flüchtig 20 0000 äqu. - / - / 240 900 Funkt.-Blöcke 5-7,5 ns p. Block<br />
XC 4020 Gatter<br />
Actel irreversibel 8000 äqu. G. - / - / 140 1232 Logik- Mod. 10 ns pro Block<br />
Abb. 8. 75 Übersicht über programmierbare Logik-Bausteine<br />
Abb. 8.75 gibt den Status <strong>der</strong> verfügbaren Bausteine für programmierbare Logik (dazu kann man<br />
auch Speicher verwenden !) für ca. 1993 wie<strong>der</strong>.<br />
Für 1996 kann man jeweils eine Vervierfachung <strong>der</strong> möglichen Komplexität annehmen. Obwohl man<br />
in programmierbarer Logik für eine einziges 2-fach NAND (mit vier Transistoren in statischer<br />
CMOS-Logik) bis zu 103 Transistoren (bei Xilinx) benötigt, kann diese Technik eine große<br />
Akzeptanz beim Anwen<strong>der</strong> gefunden.<br />
Es ist zu erwarten, daß in naher Zukuft programmierbare Logik-Bausteine verfügbar sein werden,<br />
die zusätzlich Speicher und einen Prozessor-Kern beinhalten.<br />
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