1.8 Grundlagen der Digitaltechnik

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Informatik V, Kap. 8, WS 98/99 E / A - Blöcke SRAM - Logikblöcke Programmierbare Verbindg. Abb. 8.73: PGA-Grundstruktur Der Aufbaus der PGA-Grundstrultur ähnelt einem Gate-Array mit einer Anzahl von Logik-Inseln. Jede dieser Inseln enthält eine zweistufige SRAM-Speicherstruktur und zusätzlich einige Flip-Flops. Jede dieser SRAM-Gruppen kann damit zur Realisierung einer zweistufigen Logik-Funktion mit beschränkter Eingangszahl (ca. 5) verwendet werde,. auch Flip-Flops als Zwischenspeicher sind verfügbar. Zwischen den Zellen existiert eine programmierbare Verbindungsmatrix, die durch Multiplexer gesteuert wird. Für deren Programmierung sind zusätzliche statische Speicherzellen verfügbar. Auf dieser zweiten Ebene der Verbindungen können wiederum diese Logik-Blöcke programmierbar miteinander verbunden werden. Auch die Ausgangszellen können programmierbar an interne Signale der Verbindungsmatrix angeschlossen werden. A B C D E kombinatorischer Block data in Abb. 8. 74: Xilinx-Grundzelle reset enable MUX MUX clock R M 1 C 2/ 1 1, 2 D 1, 2 D C 2 / 1 M 1 R Die Grundzelle enthält einen 32-Bit-SRAM mit fünf Eingängen und zwei Ausgängen. Dieser Teil kann so programmiert werden, daß er entweder zwei beliebige Logik-Funktionen mit vier Eingängen oder eine Logik-Funktion mit fünf Eingängen realisiert. Im ersten Fall müssen von den 5 Eingangsvariablen jeweils 3 für beide Funktionen gemeinsam sein, im zweiten Fall haben beide Ausgänge der Kombinatorik (F, G) denselben Wert. In den FFs können entweder die Ausgaben des kombinatorischen Blocks gespeichert werden, oder wahlweise können über den "data in"-Anschluß externe Werte eingegeben werden. Mit enable = 0 bleiben bisherige Werte in den FFs gepeichert, mit reset werden sie zurückgesetzt. Die Funktion der Multiplexer ist durch zusätzliche statische Speicherzellen bestimmt. 48 QX QY MUX MUX X Y
Informatik V, Kap. 8, WS 98/99 Die Verbindungsmatrix enthält drei verschiedene Arten von Leitungen: Solche vom Typ "direct interconnect" erlauben eine direkte und schnelle Verbindung einer Logik- Zelle mit einer Nachbarzelle. Normale Verbindungen "general purpose interconnect" verlaufen in horizontaler und vertikaler Richtung zwischen den Zellen-Reihen. An Kreuzungspunkten sind Pass-Transistoren eingefügt, welche, wieder durch spezielle SRAM-Zellen gesteuert, wahlweise Leitungen des Netzes miteinander verbinden. Da diese Verbindungen mit relativ hoher Signallaufzeiten belastet sind, existieren zusätzlich schnelle "long lines". Diese durchziehen die gesamte Matrix und können nur jeweils ein Signal von einem Rand zum anderen transportieren. Die SRAM- basierte XILINX-Technologie hat als wesentlichen Vorteil die beliebige Programmierbarkeit, der Nachteil ist die Flüchtigkeit der Information. Nach jedem Abschalten der Betriebsspannung muß, geladen von einem externen Speicher, eine neue Programmierung erfolgen. Bei den PGAs der Firma ACTEL werden statt der SRAM-Speicherzellen sogenannte "Antifuses" verwendet. Durch eine erhöhte Spannung werden Isolierschichten durchtrennt und damit Verbindungen erzeugt. Damit ist die Programmierung nicht mehr flüchtig, aber eine Neu- Programmierung ist nicht möglich. ACTEL verwendet je eine kombinatorische und eine sequentielle Grundzelle. Typ Program- Größe Ein- / Ausg. Sonstiges Verzögerung mierung prog. E / A Speicherbausteine DRAM flüchtig 16 Mbit 24 / 1- 22 /4/ - refresh notw. 50 - 100 ns SRAM flüchtig 4 MBit 19 / 8 / - 50 - 100 ns 1 MBit 17 / 8 / - 10 - 50 ns EPROM löschbar 1 MBit 16 / 16 / - Programmierbare logische Felder PAL22L10 löschbar 160 Prod. T. 12 / 10 / - Altera löschbar 384 Prod. T. 16 / - / 48 48 prog. E/A Zellen 50 ns EP1800 AMD löschbar 4*64 Prod. T. 6 / - / 64 4 univ. verbindbare 20 ns MACH 130 Blöcke pro Block programmierbare Logikbausteine Xilinx flüchtig 20 0000 äqu. - / - / 240 900 Funkt.-Blöcke 5-7,5 ns p. Block XC 4020 Gatter Actel irreversibel 8000 äqu. G. - / - / 140 1232 Logik- Mod. 10 ns pro Block Abb. 8. 75 Übersicht über programmierbare Logik-Bausteine Abb. 8.75 gibt den Status der verfügbaren Bausteine für programmierbare Logik (dazu kann man auch Speicher verwenden !) für ca. 1993 wieder. Für 1996 kann man jeweils eine Vervierfachung der möglichen Komplexität annehmen. Obwohl man in programmierbarer Logik für eine einziges 2-fach NAND (mit vier Transistoren in statischer CMOS-Logik) bis zu 103 Transistoren (bei Xilinx) benötigt, kann diese Technik eine große Akzeptanz beim Anwender gefunden. Es ist zu erwarten, daß in naher Zukuft programmierbare Logik-Bausteine verfügbar sein werden, die zusätzlich Speicher und einen Prozessor-Kern beinhalten. 49
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