1.8 Grundlagen der Digitaltechnik

Informatik V, Kap. 8, WS 98/99
Entsprechend der zu realisierenden Schaltung werden diese Transistoren nun durch eine oder
mehrere Lagen metallischer Verdrahtung verbunden. Als individuelle Prozeßkosten für einen IC-
Entwurf fallen deshalb nur die für die Metallisierung und ggf. die Isolierschicht zwischen den Metall-
Lagen an.
Gate-Arrays in CMOS- oder BICMOS-Technik sind heute mit Komplexitäten bis zu mehr als 100
000 Transistoren kommerziell verfügbar.
Kontaktloch
Signalleitung (Metall)
46
VDD (Metall)
p-Diffusion
n-Diffusion
GND (Metall)
Abb. 8.71: Gate-Array-Struktur mit Metallisierung für ein 2-NAND- Gatter in CMOS-
Technik
Auf der Entwurfsseite bieten auch die Hersteller von Gate-Arrays Bibliotheken von logischen
Bauelelementen an. Sie enthalten sowohl die Struktur als auch die Charakterisierung (logisch,
zeitlich) des Verhaltens. Ein Gate-Array-Entwerfer muß also keineswegs seine ALU aus den
vorgegebenen Transistoren "zusammenschrauben", das besorgt ein Entwurfssystem des Herstellers.
Gate-Arrays werden heute auch in On-Chip-Kombination mit RAM-Speicher oder sogar Mikroprozessor-Kernen
angeboten.
Die Metallisierung von Gate-Arrays beim Halbleiter-Hersteller ist eine Prozedur von wenigen Tagen,
während ein voller Fertigungsdurchlauf für ein IC Wochen bis (meistens) Monate dauern kann.
Typisch für Gate-Arrays ist aber, daß sie bezüglich der Flächen-Ausnutzung beim Entwurf erheblich
schlechter sind als Standardzellen- oder gar Full Custom-Entwürfe. Meistens können, bedingt durch
hohen Aufwand für die Verdrahtung, nur ca. 70 bis 80% der Transistoren tatsächlich auch verwendet
werden, danach ist der Platz für die Verbindungsleitungen erschöpft.
In neueren Typen von Gate-Arrays mit mehreren Verdrahtungsebenen sind keine speziellen Kannäle
für die Verdrahtung mehr vorgesehen, man spricht dann von "Sea of Gates"- oder "Forest of Gates"-
Technologien.
Auch für analoge Schaltungen sind ähnliche Ansätze mit "Transistor Arrays" versucht worden.
Die Entwurfstechnologie der Gate-Arrays entspricht bis auf spezielle Werkzeuge für Plazierung und
Verdrahtung der für die Standardzellen-Tecnologie. Häufig kann man beim Gate-Array-Hersteller
eine simulierte Logik-Netzliste abgeben. Dieser besorgt dann alle speziellen Arbeiten der Logik-
Optimierung und der Chip-Konstruktion.