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1.8 Grundlagen der Digitaltechnik

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Informatik V, Kap. 8, WS 98/99<br />

Man kann durchaus mehrere logische Stufen dieser Art, die gemeinsam über denselben Takt f<br />

gesteuert werden, kaskadieren.<br />

Es ergeben sich aber zwei Probleme:<br />

Im "high"-Zustand des Ausgangs wird dieser nur dynamisch gespeichert. Mittels <strong>der</strong> in Cl<br />

gespeicherten Ladungsmenge wird man keine größeren Netzwerke schalten können, <strong>der</strong> Knoten<br />

entlädt sich auch durch Leckströme. Die Schaltung ist so auch empfindlich gegen eingestreute<br />

Signale von außen.<br />

Bei Verknüpfung mehrerer Gatter muß die Setzung aller Eingänge in <strong>der</strong> "high"-Phase des<br />

gemeinsamen Taktsignals erfolgen. Auch während <strong>der</strong> Precharge-Phase produzierte die Schaltung<br />

logische Werte, die an die nächste Stufe weitergegeben werden, die aber nicht unbedingt dem erst in<br />

<strong>der</strong> "discharge" -Phase ermittelten Endwert entsprechen. Reicht die Zeit nicht aus, um innerhalb <strong>der</strong><br />

"discharge" -Phase den richtigen logischen Wert auch an das letzte Gatter zu geben, so wird unter<br />

Umständen ein falscher Wert erzeugt.<br />

Es gibt nun verschiedene Möglichkeit, die Weitergabe <strong>der</strong> "vorläufigen" logischen Werte während<br />

<strong>der</strong> Precharge-Phase an nachfolgende Stufen zu unterbinden. Die einfachste ist ein Transmission<br />

Gate, das durch ein weiteres Taktsignal (o<strong>der</strong> auch durch einen leicht verzögerten Takt f) gesteuert<br />

wird (Abb. 8. 55).<br />

f1<br />

f1<br />

Eingänge<br />

VDD<br />

n-Kanal -<br />

Netzwerk<br />

Q<br />

GND<br />

Cl<br />

34<br />

f1<br />

f1<br />

Ausgang<br />

Abb. 8.55: Dynamische CMOS-Schaltung mit Transmission Gate am Ausgang<br />

Eine an<strong>der</strong>e Schaltungsvariante hat sich aber als günstiger erwiesen, die sogenannte Domino-Logik.<br />

f1<br />

f1<br />

Eingänge<br />

VDD<br />

n-Kanal -<br />

Netzwerk<br />

GND<br />

Abb. 8.55: Gatter in CMOS Domino-Logik<br />

Q<br />

Cl<br />

out

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