1.8 Grundlagen der Digitaltechnik

Informatik V, Kap. 8, WS 98/99
Bei Eingangsspannungen zwischen dem Eingang und VDD von größer als Uthn ist dann der n-
Kanal-Transistor leitend, bei Uin > (VDD - Uthp) nur der p-Kanal-Transistor. Damit existiert zwar
ein Spannungsbereich zwischen Uthn und (VDD - Uthp) in dem beide Transistoren leitend sind, bei
einer voll funktionsfähigen Schaltung wird aber im Zustand "high" oder "low" eines Eingangssignals
der Spannungspegel stets eindeutig darüber oder darunter liegen (Abb. 8.45).
Damit tritt in der CMOS-Schaltung kein statischer Querstrom mehr auf, wohl aber sind kurze Strom-
Spitzen durch beide Transistoren während eines Umschalt-Vorganges möglich.
(Die Halbleiter-Technologen können heute solche Schwellenspannungen recht genau dadurch
einstellen, daß sie mittels der Methode der Ionen-Implantation ortsfeste positive oder Ionen
unterhalb des Gate-Oxids einpflanzen)
Uin
VDD
VDD-Uthp
Uthn
0
p-Kanal - MOS sperrt
n-Kanal - MOS leitet
beide Transistoren
leitend
n-Kanal - MOS sperrt
p-Kana l- MOS leitet
Abb. 8.45: Schwellen-Pegel in CMOS-Schaltungen
Störspannungen am Schaltungseingang, die im Bereich von Uin > Uthn bzw., als Überlagerung des
High-Signals am Eingang, zwischen VDD und VDD - Uthp liegen, werden bei richtig
dimensionierten CMOS-Schaltungen nicht in Störsignale am Gatter-Ausgang umgesetzt. Damit ist
CMOS bezüglich der Festigkeit gegenüber Störsignalen aus dem IC selbst oder von außen günstiger
als TTL-Logik oder ECL-Logik. Diese Störfestigkeit ist aber abhängig von der verwendeten
Versorgungsspannung und vom Spannungshub zwischen "high" und "low" und ist deshalb bei
CMOS-Schaltungen, die nur mit 3 V und weniger Versorgungsspannung arbeiten, entsprechend
verringert.
Ganz nebenbei sei hier erwähnt, daß Defekte in CMOS-Schaltungen, selbst wenn sie keine groben
Funktionsstörungen verursachen, sich fast immer in erhöhten Ruheströmen äußern. Über eine
Prüfung der Stromaufnahme in Abhängigkeit von den logischen Zuständen einer Schaltung ist also
bei CMOS ein sehr effizientes Testverfahren möglich.
Technologisch erfordert die CMOS-Technik einen zusätzlichen Aufwand im Gegensatz zu nMOS.
n-channel p-channel
GND VDD
n+ n+
p- bulk silicon
28
p+ p+
n-well
Abb. 8.46a: CMOS-Inverter (Schnitt) in n-Wannen-Technologie
n-diffusion
p-diffusion
metal
gate-oxide
field-oxide
p - bulk
poly-silicon
n-well