1.8 Grundlagen der Digitaltechnik

Informatik V, Kap. 8, WS 98/99
Typisch ist allerdings für EPROMs und EEPROMs, daß die für die Programmierung und Re-
Programmierung benötigte Spannung wesentlich höher liegt als die normale Versorgungsspannung
von 5 V, typischerweise bei ca. 30V.
Dies und die relativ langsame Programmierprozedur verhindern den Einsatz von EEPROMs als
"nicht flüchtige RAMs".
Den architektonischen Aufbau von ROM-Speichern zeigt Abb. 8.37.
Eingangsadresse
A7
A3
A2
A1
A0
CS
1 aus
32
Decoder
31
1
0
Spalte
22
Verknüpfung
Zeile
Speichermatrix
32 * 32
0...7 0...7 0...7 0...7
1 aus 8 1 aus 8 1 aus 8 1 aus 8
D0 D1 D2 D3
Datenausgang
Abb. 8.37: Matrix-Aufbau eines ROM-Speichers
Die prinzipielle Organisation eines ROM-Speichers entspricht weitgehend der von RAMs. Über eine
Adressdekodierung greift man auf die entsprechende Speicherzelle zu. Die Adressierung erfolgt
entweder bitweise oder (zweidimensionale Adressierung) oder (meistens) wortweise mit gleichzeitiger
Adressierung mehrerer Zellen.
(Anmerkung: In den meisten Rechnern ist ein 8-Bit-Wort (Byte) die kleinste adressierbare Einheit.
Nur in einigen Mikrocontrollern gibt es einzeln adressierbare Zellen. DRAM-Bausteine sind
allerdings meistens mit 1 Bit Breite ausgeführt, so daß z. B. bei Verwendung von 16 M mal 1 Bit-
Bausteinen gleichzeitig ein bestimmtes Bit in 8 DRAM-Bausteinen gleichzeitig adressiert wird.)
Bei großer Wortbreite erhält man eine eindimensionale oder lineare Adressierung.
Mit einer Adreßbreite von k Bit kann man über einen Adreßdekoder eine von 2**k möglichen
Wortleitungen auswählen. Liegt eine Wortbreite von m Bit vor, so kann man bei m Bitleitungen und
einer m-spaltigen Matrix von einer Speicherkapazität von C = 2**k mal m Bits ausgehen.
Aus Platzgründen ist es effektiv, möglichst von quadratischen Formen von Speicher-Sektoren
auszugehen (Abb. 8 37). Als Beispiel sei ein 256 mal 4 Bit ROM-Speicher gewählt (k = 8, m = 4).
Er wird in Form einer 32 mal 32 Bit- Matrix organisiert, die in 4 Blöcke zu je 8 Spaltenleitungen
aufgeteilt ist. Die Adressen sind wiederum gegliedert in die Spaltenadressen auf den Bits A0, A1 und
A2 sowie die Zeilenadressen A3 bis A7. Für die Auswahl der Zeile wird ein 1-aus 32-Dekoder
benötigt, das Ausgangsbit wird über 1 - aus 8-Multiplexer ausgewählt.
Die vier Ausgangsleitungen sind über eine CS (Chip-Select) -Signal direkt auf einen bidirektionalen
Bus schaltbar. Da man nur die Speicherzelle erreicht, deren Bit- und Wortleitung gleichzeitig oder
"koininzident" adressiert sind, nennt man diese Art der Adressierung auch "Koinzidenz-Adressierung".