1.8 Grundlagen der Digitaltechnik

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Informatik V, Kap. 8, WS 98/99 Lastwiderstand Selbstsperrender Lasttransistor U DS U GS U DS 16 U GS U DS Selbstleitender Lasttransistor Abb. 8.27: Kennlinien zur Übertragung zwischen Eingangs- und Ausgangsspannung bei nMOS-Invertern In allen Fällen wird bei steigender Eingangsspannung die Ausgangsspannung zunächst nur wenig, dann zunehmend beeinflußt (quadratische Eingangskennlinie). Zu hohen Eingangsspannungen hin treten dann Sättigungseffekte auf, welche die Verstärkung wieder abfallen lassen. Aus Übertragungsdiagrammen dieser Art kann man graphisch ableiten, welche Störabstände die Schaltung besitzt, d. h. welche Größen von Störsignalen logische Zustandsänderungen bewirken können. 8.5.3 nMOS-Gatter Die Konstruktion logischer Gatter ergibt sich in nMOS-Technik durch entsprechende weitere parallei- oder in Serie geschaltete aktive n-Kanal-Transistoren vom selbstsperrenden Typ. Die Grundgatter NAND und NOR sind in Abb. 8.27 dargestellt. n-enh. A B A B out 0 0 1 1 0 0 0 1 0 1 1 0 VDD n-depl. n-enh. out GND NOR Abb. 8.28: nMOS Grundgatter A B VDD n-depl. n-enh. n-enh. out GND NAND A B out 0 0 1 1 0 1 0 1 1 1 1 0 Eine NAND-Verknüpfung ergibt sich durch serielle Schaltung der aktiven Transistoren, deren Parallelschaltung erzeugt eine NOR-Verknüpfung. Für nicht-invertierende Logik wie AND und OR ist jeweils ein Inverter anzufügen (Abb. 8.28). U GS
Informatik V, Kap. 8, WS 98/99 n-enh. A B GND VDD n-depl. n-enh. n-depl. n-enh. out A B VDD n-depl. n-enh. n-enh. 17 GND n-depl. n-enh. Abb. 8.29: nMOS-Implementierung der AND und OR - Funktion. Natürlich ist es auch möglich, logische Grundgatter mit mehr als einem Eingang zu realisieren. Im Falle des NOR ist dies relativ unproblematisch: Man muß weitere Transistoren parallelschalten, was nur die Kapazität des Ausgangsknotens erhöht. Will man z. B. ein NAND mit 8 Transistoren realisieren, so müßten aber 8 Transistoren in Serie geschaltet werden. Hier ergibt sich dann das Problem, daß diese Transistoren mit zunehmender Anzahl in Serie umso langsamer schalten, je weiter sie vom GND-Anschluß entfernt sind. Dieser Effekt ist eine Folge der Tatsache, daß alle Transistoren mit ihrem "Bulk"- oder Substratanschluß mit Masse verbunden sind. Praktische wird man deshalb kaum über ca. 4 Transistoren in Serie hinausgehen. 8-fach NANDs wird man deshalb in 2- oder mehrstufiger Logik realisieren. Die nMOS-Technologie erlaubt aber die Implementierung sogar mehrstufiger Logik innerhalb eines sogenannten Komplexgatters (Abb. 8. 30). A B C n-enh. VDD n-depl. n-enh. n-enh. n-enh. nenh. D E out GND out = A B C + D E NAND - NOR Abb. 8.30: nMOS Komplexgatter (NAND-NOR) out A B C D E out 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 usw. 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 Damit läßt sich Logik relativ kompakt realisieren. Durch den Substrateffekt sind auch hier praktische Grenzen gesetzt. In einer "Serie" von Transistoren wie denen mit den Eingängen A, B, C in Abb. 8.30 sind diese Transistoren, auch bei gleicher Größe und Breite, elektrisch nicht völlig gleichwertig. Sie liegen mit dem Source-Anschluß nur für C an der Masse, in den anderen Fällen fast immer auf einem höheren Potential. Dagegen ist der Substrat-Anschluß (bulk) in allen Fällen mit der Masse verbunden. Dies führt dazu, daß die Schaltgeschwindigkeit der Transistoren mit zunehmendem "Abstand" von GND abnimmt.
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