1.8 Grundlagen der Digitaltechnik
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Informatik V, Kap. 8, WS 98/99<br />
Lastwi<strong>der</strong>stand Selbstsperren<strong>der</strong><br />
Lasttransistor<br />
U DS<br />
U GS<br />
U DS<br />
16<br />
U GS<br />
U DS<br />
Selbstleiten<strong>der</strong><br />
Lasttransistor<br />
Abb. 8.27: Kennlinien zur Übertragung zwischen Eingangs- und Ausgangsspannung bei<br />
nMOS-Invertern<br />
In allen Fällen wird bei steigen<strong>der</strong> Eingangsspannung die Ausgangsspannung zunächst nur wenig,<br />
dann zunehmend beeinflußt (quadratische Eingangskennlinie). Zu hohen Eingangsspannungen hin<br />
treten dann Sättigungseffekte auf, welche die Verstärkung wie<strong>der</strong> abfallen lassen. Aus Übertragungsdiagrammen<br />
dieser Art kann man graphisch ableiten, welche Störabstände die Schaltung besitzt, d. h.<br />
welche Größen von Störsignalen logische Zustandsän<strong>der</strong>ungen bewirken können.<br />
8.5.3 nMOS-Gatter<br />
Die Konstruktion logischer Gatter ergibt sich in nMOS-Technik durch entsprechende weitere<br />
parallei- o<strong>der</strong> in Serie geschaltete aktive n-Kanal-Transistoren vom selbstsperrenden Typ. Die<br />
Grundgatter NAND und NOR sind in Abb. 8.27 dargestellt.<br />
n-enh.<br />
A B<br />
A B out<br />
0 0 1<br />
1 0 0<br />
0 1 0<br />
1 1 0<br />
VDD<br />
n-depl.<br />
n-enh.<br />
out<br />
GND<br />
NOR<br />
Abb. 8.28: nMOS Grundgatter<br />
A<br />
B<br />
VDD<br />
n-depl.<br />
n-enh.<br />
n-enh.<br />
out<br />
GND<br />
NAND<br />
A B out<br />
0 0 1<br />
1 0 1<br />
0 1 1<br />
1 1 0<br />
Eine NAND-Verknüpfung ergibt sich durch serielle Schaltung <strong>der</strong> aktiven Transistoren, <strong>der</strong>en<br />
Parallelschaltung erzeugt eine NOR-Verknüpfung.<br />
Für nicht-invertierende Logik wie AND und OR ist jeweils ein Inverter anzufügen (Abb. 8.28).<br />
U GS