1.8 Grundlagen der Digitaltechnik

Informatik V, Kap. 8, WS 98/99
8. Grundschaltungen der Digitaltechnik
8.1 Allgemeines
Man unterscheidet grundsätzlich zwei Grundtypen elektronischer Schaltungen: In analogen
Schaltungen ist die Größe einer Spannung oder eines Stromes der direkte Träger der Information.
Deshalb wird man in der Analogtechnik fast immer versuchen, ein lineares Verhältnis zwischen einer
Spannung am Eingang und am Ausgang z. B. eines Verstärkers zu erzielen von der Art:
Uout = a * Uin
herzustellen. In der Digitaltechnik ist dagegen der Absolutwert einer Spannung nicht interessant.
Wenn eine Spannung eine obere Schranke überschreitet, wird sie als logisch "high" gewertet,
unterschreitet sie eine untere Schranke, so wird die als "low" bezeichnet. Die Digitaltechnik hat eine
2-wertige Logik, die Analogtechnik eine Logik mit theoretisch unendlich vielen verschiedenen
Werten.
u (t)
u (t)
Abb. 8.1: Digitale und analoge Signale
1
t
high (1)
low (0)
Wir haben im Kapitel 7 kennengelernt, daß Halbleiter-Bauelemente typischerweise ein nichtlineares
Verhältnis zwischen angelegter Spannung und durchfließenden Strom aufweisen.
In der Analogtechnik wird man versuchen, die aktiven Bauelemente, also bipolare Transistoren oder
FETs, jeweils unabhängig voneinander in einem konstanten Arbeitspunkt betreibt. Das bedingt
wiederum kleine Signalgrößen im Vergleich zur Versorgungsspannung. Hilfreich ist auch die in der
diskreten (im Gegensatz zur monolithisch integrierten) Technik praktizierte Trennung der einzelnen
Stufen durch Kondensatoren. Natürlich kann eine solche Konstruktion auch keine Gleichspannung
übertragen. Sie hat eine untere und obere Grenzfrequenz für die übertragbaren Signale. Abb. 8.2
zeigt eine solche Schaltung, wie sie z. B. in einem Verstärker für tonfrequente Signale
(Audiobereich, ca. 15 Hz bis 20 kHz) oft verwendet wurde. Signale unter etwa 15 Hz sind für
Menschen nicht hörbar und müssen deshalb auch nicht übertragen werden.
I
St. 1 St. 2 St. 3 St. 4
U
Abschnittsweise lineare Näherung
der Diodenkennlinie
Abb. 8.2: Mehrstufige analoge Verstärkerschaltung
t

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Auf integrierten Schaltungen sind solche Konstrukte kaum verwendbar: Man kann dort die
notwendigen großen Werte der Kopplungs-Kapazitäten (100 Mikrofarad und mehr) nicht realisieren,
auch schwebende (also nicht einseitig an Masse abgeschlossene) Kapazitäten sind schwer zu
realisieren.
Deshalb sind mehrstufige Schaltungen, wenn sie auf dem IC realisiert werden, fast immer direkt
gekoppelt und können auch Gleichspannungen übertragen.
Generell wird der einzelne Transistor in der Analogtechnik aber ein möglichst linearer Verstärker
sein sollen. Wir werden uns in dieser Vorlesung nur ganz am Rande mit analoger Schaltungstechnik
beschäftigen. Das kann (und tun) der Lehrstuhl Mikroelektronik (Prof. Falter).
Diese Linearität ist in der Digitaltechnik weder erwünscht noch günstig. Dort kommt es vielmehr
darauf an, daß stets definierte High- bzw. Low-Pegel vorhanden sind und die Übergänge dazwischen
möglichst schnell stattfinden. Eine digitale Verstärkerstufe soll außerdem in der Lage sein, Signale zu
regenerieren, also aus einem langsamen high / low oder low / high - Zustandsübergang einen
schnelleren mit steileren Flanken zu erzeugen. Dazu benötigt auch die digitale Schaltstufe eine hohe
Verstärkung. Hat z. B. das Gatter G3 eine Spannungsverstärkung von 10, so wird es bereits
Ausgangssignale von 0,5 V des Gatters G1 auf einen Ausgangswert von 5V verstärken und
dementsprechend eine steile Übergangsflanke erzeugen.
Bei einer Verstärkung von 10, einer Versorgungsspannung von 5 V und einer Eingangsspannung
über 0,5 V wird aber bereits eine Zustand der Sättigung erreicht, das Gatter wird in seinem
Ausgangspegel begrenzt, seine aktiven Transistoren geraten in den Zustand der "Sättigung".
u (t)
G1
G2
G3
Ausgangssignal
G3
regeneriertes
Signal
Abb. 8.3: Mehrstufige Digitalschaltung und Signalregenerierung
Im (nicht realistischen) Idealfall hat ein digitales Signal senkrechte Flanken. Läßt man den Aspekt der
Regenerierung außer Betracht, dann kann ein Transistor in einer Digitalschaltung als Schalter
idealisiert werden, der nur die Zustände "on " (leitend) und "off" (nicht leitend) kennt.
Diese Abstraktion ist in der Digitaltechnik durchaus gebräuchlich. Allerdings sind Transistoren nur
als spezielle Schalter verwendbar:
Ein pnp - oder ein p-Kanal-MOS- Transistor eignet sich dazu, einen internen Schaltungsknoten mit
der Betriensspannung zu verbinden, während ein n-Kanal MOS-Transistor oder eine npn-Transistor
einen Schaltungsknoten mit dem Masse-Anschluß verbindet.
2
G5
t

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Ansteuerung
Ansteuerung
Ausgang
Ausgang
VDD
GND
VDD
GND
Abb. 8.4a: Transistoren in einer Digitalschaltung als aktive Schalter
Idealerweise arbeitet eine digitale Schaltungstechnik mit solchen aktiven Schaltern, wie es die heute
absolut dominierende CMOS-Technik tut.
Ältere MOS-Techniken und alle bipolaren Logiken arbeiten mit nur einer Art aktiver Schalter. Dann
werden zusätzlich auch Transistoren verwendet, die durch entsprechende Beschaltung als
Widerstände wirken.
R
Ansteuerung
Ausgang
3
VDD
GND
Abb. 8.4 b: Digitalschaltung mit passivem Pull-up-Element und einseitigem aktivem Schalter
Technologien mit passivem "Pull-up-Element" gegen VDD haben den Nachteil, daß im "low" -
Zustand (und bei manchen Technologien sogar im high-und im low-Zustand) selbst bei Ruhe der
Schaltung ein Querstrom fließt.
Wegen des Leistungsverbrauchs und damit verbundener Probleme der höheren Wärmebelastung im
Schaltkreis eignen sich nur Technologien mit zwei aktiven Schaltern für die Großintegration.
Man kann aber auch Transistoren als nicht-ideale Schalter in einem Modus einsetzen, in dem sie
Signale entweder sperren oder weiterleiten.
Man spricht dann von "Pass-Transistoren" oder, wenn ein p.Kanal und ein n-Kanal-Transistor
parallelgeschaltet werden, von "transmission gates". Solche Schalter sind zwar platzsparend
implemen-tierbar, sie leisten aber keine Regenerierung der Signale, sondern bewirken eine
Abschwächung. Der Grund liegt darin, daß die auf Durchlaß geschalteten Transistoren natürlich
immer noch einen endlichen Restwiderstand aufweisen. Zusammen mit der kapazitiven Belastung
ergibt sich daraus ein Tiefpaß. Nach einigen solcher Stufen (meistens mx. 2 bis 3) muß ein Signal
deshalb stets wieder durch eine "aktive" Gatterschaltung regeneriert werden

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Quelle /
Eingang
Pass-Transistor
GND
Steuersignal
Ausgang
Quelle /
Eingang
Abb. 8.5: Pass-Transistor und Transmission Gate
4
Transmission Gate
GND
Steuersignal
Steuersignal
Ausgang
Insbesondere die Pass-Transistor-Schaltung ist recht hochohmig bzw. schaltet nur recht langsam
vom sperrenden in den leitenden Zustand um. Wesentlich besser in dieser Beziehung ist das
Transmission Gate, bei dem jeweils ein p-Kanal- und ein n-Kanal-Transistor parallelgeschaltet
werden. Diese beiden Transistoren benötigen dann komplementäre Signale zur Ansteuerung.
8.2 Monolithisch integrierte Schaltungen
Digitale Schaltungen, die aus einzelnen diskreten Transistoren aufgebaut waren, wurden vorwiegend
in den 60er Jahren in Rechnern verwendet. Seitdem haben monolithisch integrierte Schaltungen
Einzug gehalten, bei denen mehrere Transistoren (in den ersten Technologien) bis zu Millionen von
Transistoren (seit den 80er Jahren) gemeinsam gefertigt werden. Wir haben im letzten Kapitel bereits
einzelne so gefertigte Transistoren betrachtet.
N-well CMOS Technology
n-channel p-channel
GND VDD
n+ n+ p+ p+
p- bulk silicon
n-well
n-diffusion
p-diffusion
metal
gate-oxide
field-oxide
p - bulk
poly-silicon
n-well
Abb. 8.6: Monolithisch integrierter Schaltkreis (Schnitt durch einen Inverter in CMOS-
Technologie)
Auch die Schaltungstechnik, die für monolithisch integrierte Schaltkreise verwendet wird, ist speziell
auf deren Fertigungsmöglichkeiten abgestimmt.
Vorab ist wichtig, daß bei der Fertigung von ICs stets gewisse Toleranzen auftreten. Man wird also
z. B. kaum einen Widerstand von genau 100 Ohm fertigen können, sondern muß stets Streuungen
etwa zwischen 90 und 110 Ohm tolerieren. Der Entwurf muß also stets darauf ausgelegt sein, daß
eine Schaltung auch bei solchen Toleranzen noch funktioniert. Schaltungen, deren Funktion nur bei
Einhaltung absoluter Werte von Bauelementen gewährleistet ist, werden auf dem IC nicht oder
allenfalls mit geringster Ausbeute bei der Fertigung funktionieren. Zulässig und weit verbreitet sind
dagegen Techniken, bei denen die Funktion auf einem festen Verhältnis zwischen zwei Widerständen
oder zwei Kapazitäten beruht.

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Günstig und flächensparend realisieren lassen sich:
− p-n-Dioden gegen das Grundsubstrat, wobei für die Polung eine Vorzugsrichtung existiert, die
durch die Art des Grundsubstrats (p- oder n-) bestimmt ist.
− Transistoren, wobei in der bipolaren IC-Technologie vorwiegend npn-Transistoren als aktive
Schalter zum Einsatz kommen. pnp-Transistoren sind möglich, sind aber vergleichsweise viel
langsamer und werden aber eher als passive Widerstandselemente verwendet. In MOS-
Technologien werden sowohl n-Kanal als auch p-Kanal-Transistoren als aktive Schalter benutzt.
− Widerstände etwa im Bereich zwischen 1 kOhm und 100 kOhm durch Verwendung von
Transistoren, wobei aber die Widerstandswerte nicht konstant sind. Widerstandswerte bis ca. 100
kOhm sind durch widerstandsbehaftete Leitungen realisierbar.
− Kondensatoren gegen Masse (Grundsubstrat) von unter 0,1 pF.
Transistor mit Substratanschluß
an Masse
(n-Kanal)
GND
Signalleitung
oder
Transistor mit Substratanschluß
an VDD
(p-Kanal)
R
5
=
Signalleitung
Abb. 8.7a: Gut realisierbare integrierte Bauelemente (MOS)
npn-Transistor pnp-Transistor
(aktiver Schalter) (passiv, NF)
Abb. 8.7 b: Integrierte Bauelemente (bipolar)
Nur schwer realisierbar sind:
VDD
Multi-Emitter-Transistor
− "Schwebende" Dioden zwischen Leitungen
− "Schwebende" Kondensatoren
− präzise Widerstandswerte
− Widerstände unter 100 Ohm (ungenau) und über ca. 100 kOhm
GND
nur
als:
über 1 kOhm
Abb. 8.8: In IC-Technologie bedingt realisierbare Bauelemente

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Kaum zu realisieren sind:
− Spulen (Induktivitäten)
− Transformatoren)
− große Kapazitäten über ca. 10 pF
− Relais und elektromechanische Komponenten
Induktivität
große Kapazitäten
Elektromechanische
Bauelemente
Übertrager / Transformator
6
Große Widerstände,
Präzisionswiderstände
Abb. 8.9: In IC-Technologie nicht realisierbare Komponenten
(Induktivitäten sind bedingt möglich)
Zudem existiert für alle integrierten Bauelemente ein gemeinsamer Masse (GND)-Anschluß. Damit
sind Entkopplungen problematisch.
In den meisten Technologien sind auch entweder nur bipolare Transistoren oder nur MOS-
Transistoren verfügbar. Mischtechnologien existieren aber.
Diese Einschränkungen erscheinen für den Elektroniker, der Schaltungen auf dem "Brett" mit
Komponenten aus der Schublade zu bauen gewohnt ist, schwerwiegend.
Dem gegenüber stehen handfeste Vorteile:
− geringe Kosten pro aktivem Bauelement
(ein diskret aufgebauter Transistor kostet ca. 0,1 DM, eine Transistorfunktion in einem
hochintegrierten IC ist für 10**-4 DM entsprechend 0,01 Pfg und weniger zu bekommen)
− ICs haben im Vergleich zu diskreten Schaltungen eine mehrfach höhere Zuverlässigkeit und
Lebensdauer
− Gewicht, Platzbedarf und Leistungsverbrauch pro Transistorfunktion sind um Größenordnungen
niedriger.
Die Fertigung von ICs ist ein aufwendiger Prozeß, der bei modernen Technologien aus hunderten
von Einzelschritten besteht, die wiederum detailliert aufeinander abgestimmt sein müssen. Damit sind
ICs grundsätzlich kostengünstig nur bei Stückzahlen von Tausenden bis Millionen herstellbar.
Einmal gefertigte ICs kann man, falls ein Entwurfsfehler vorliegt, kaum jemals reparieren. Sie
verlangen also eine ganz neue Entwurfstechnologie (siehe Spezialvorlesung ab 6. Semester).
Da das Innere von ICs von außen kaum zugänglich ist , kann man auch nur sehr beschränkt in der
Schaltung messen und prüfen. Deshalb verlangen ICs eine eigene, sehr spezielle Test-Technologie
(Spezialvorlesung in Vorbereitung).

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8.3 Die Silizium-Planartechnik
Seit den 60er Jahren hat sich ein grundlegendes Fertigungsverfahren für integrierte Halbleiterschaltungen
entwickelt, auf dem die gesamt Mikroelektronik beruht. Man nennt dies die
"Planartechik". Sie ist gekennzeichnet dadurch, daß Halbleiter-Bauelemente massenweise gleichzeitig
mit Hilfe fotomechanischer Abbildungsverfahren gefertigt werde.
Das Ausgangsmaterial ist stets eine Scheibe einkristallinen, hochreinen, an den Oberflächen polierten
Siliziums. Bei einer Dicke von ca. 0,7 mm hat ein solcher "Wafer" einen Durchmesser von bis zu ca.
30 cm. Das Grundmaterial ist, je nach Typ der zu fertigenden Schaltung, entweder schwach p- oder
n-dotiert.
Die verschiedenen Fertigungsschritte benutzen zumeist eine in etwa ähnliche Prozeßfolge.
1. Wafer (nicht maßstäblich)
2. Oxidation
3. Beschichtung mit Fotolack
4. Selektive Belichtung
5. Selektives Entfernen der
der belichteten Lackstellen
6. Entfernen der Oxidschicht
an den belichteten Stellen
7
7. Strippen der Lackreste
8. Selektive Dotierung der
geöffneten Bereiche
Abb. 8.10: Grundlegende Prozeßschritte der Silizium-Planartechnik
Am Anfang der Prozeßfolge steht stets die Oxidierung der Silizium-Oberflächen. Das Oxid dient als
Maskierungsschicht für eine Anzahl von Prozeßschritten, weil z. B. bei Behandlung der Oberfläche
des Halbleiters mit einem Dotierstoff (z. B. PH3-Gas, Phosphin) der Dotierstoff in eine Silizium-
Oberfläche wesentlich schneller eindiffundiert als in eine SiO2-Oberfläche. Effektiv geschieht die
Diffusion ins SiO2 so langsam, daß eine solche Schicht das darunter liegende Silizium effektiv
abschirmt. Bei einem Dotierungsprozeß, der in der Regel bei etwa 1000 Grad Celsius im
sogenannten Diffusionsofen stattfindet, wird als der Dotierstoff zur Bildung p- oder n-leitender
Bereiche gezielt an vorher "geöffneten" Stellen in den Halbleiter eingebracht.
Das selektive Öffnen selbst erfordert einen mehrstufigen Prozeß:
Im ersten Schritt wird die Silizium-Oberfläche durch Oxidation mit Sauerstoff der Wasserdampf (bei
1000 Grad C. im Ofen) oxidiert. Man unterscheidet dabei die Trockenoxidation, bei der sich langsam
ein sehr homogenes, hochwertiges Oxid bildet (z. B. auch für Transistor-Gates geeignet) Danach
erfolgt eine Abdeckung mit einem lichtempfindlichen Kunststoff, meistens als "Fotoresist"
bezeichnet.
Die Übertragung von Strukturmustern für z. B. zu diffundierende Bereiche geschieht nun mittels
einer selektiven Belichtung der Oberfläche z. B. durch eine Maske hindurch. Eine Quarzlampe sendet
UV-Strahlung aus, die von einer als Maske wirkenden teilweise geschwärzten Glasplatte nur an den
zu belichtenden Stellen durchgelassen wird. In den meisten Fällen ist der Resist an den belichteten
Stellen anschließend in einem Lösungsmittel leichter löslich als die unbelichteten Teile (Positivlack).
Es gibt aber auch Resist-Sorten, die nur an den belichteten Stellen unlöslich werden. (Negativlack).

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Nachdem so zunächst die Oberfläche des Oxids selektiv geöffnet wurde, wird anschließend ein
Ätzmittel verwendet, das nur das Oxid, nicht aber den stehengebliebenen Resist angreift. Meistens
wird zum Ätzen Flußsäure (HF) verwendet. Damit wird nun seinerseits das Oxid an den belichteten
Stellen geöffnet.
Damit existiert nun das für eine selektive Diffusion benötigte Fenster.
Vor der Diffusion werden aber die stehengebliebenen Lackreste entfernt (gestrippt).
Nach dem Diffusionsvorgang wird sofort wieder oxidiert, damit die behandelte Stelle für weitere
Prozeßschritte maskiert ist.
Im Verlauf der Herstellung eines ICs ist es einerseits notwendig, p- und n-Dotierungen an
verschiedenen Stellen aufzubringen. Aber auch die Umdotierung eines schwach p-dotierten Bereichs
in ein n-dotiertes Gebiet (und umgekehrt) kann notwendig werden. Besonders kompliziert sind die
Verhältnisse beim integrierten bipolaren Transistor (Abb. 8.12).
E B C
n++
P +
n+
n - (epitaktisch)
n++
Grundsubstrat
Abb. 8.12: Integrierter bipolarer Transistor
8
Isolator
Dort muß auf ein schwach leitendes Grundsubstrat zunächst die gut leitende "vergrabene Schicht"
aufgebracht werden. Dieser folgt für den Kollektor eine niedriger leitende epitaktische Schicht. Da
man in eine gut leitende Schicht keine schwach leitende derselben Polarität eindotieren kann, muß
auf der Oberfläche eine schwach leitende monokristalline Schicht "aufgewachsen" werden. Diesen
Prozeß nennt man Epitaxie. In die Epitaxie-Schicht werden dann die mittelhoch dotierte Basis und
die hoch dotierten Emitter- und Kollektor-Anschlüsse eindiffundiert.
Schießlich ist noch Trennschicht zwischen verschiedenen Transistoren vorzusehen, die entweder aus
einer tiefen p-Diffusion oder einer echten Isolierschicht bestehen kann.
8.4 Integrierte bipolare Schaltungen
Die ersten digitalen ICs wurden in den 60er Jahren in verschiedenen bipolaren Technologien
entwickelt und gefertigt.
Von einer gewissen praktischen Bedeutung ist sind heute davon nur noch die Transistor-Transistor-
Logik (TTL) und die Emitter-Coupled-Logic (ECL).
Diese Technologien haben die Eigenschaft, daß sich bestimmte Gatter-Funktionen bevorzugt fertigen
lassen (meistens NAND oder NOR). Andere logische Funktionen werden dann indirekt z. B über
NANDs oder NORs realisiert.
8.4.1 Transistor-Transistor (TTL) Logik
Das wesentliche und typische Bauelement der TTL-Logik ist der Multi-Emitter-Transistor.
E1 E2 B C
n++ n++
P +
n+
n - (epitaktisch)
n++
Grundsubstrat
Abb. 8.13: Multi-Emitter-Transistor
Isolator

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Wie Abb. 8.13 zeigt, ist es technologisch einfach, dem integrierten bipolaren Transistor weitere
Emitter-Anschlüsse hinzuzufügen und damit eine "Multi-Emitter-Struktur" zu erzeugen. Ein solcher
npn-Multi-Emitter-Transistor ist dann auch charakteristisch für die bipolare Transistor-Transistor-
Logik (TTL), die wichtigste Logikfamilie für diskrete Logik-Bausteine der 60er und 70er Jahre.
Abb. 8. 14 zeigt vereinfacht ein Grundgatter in TTL-Logik. Charakteristisch ist der Multi-Emitter-
Transistor am Eingang.
T1
Eingänge
Rb
Ausgang
T2
9
GND
VDD
Abb. 8.14: NAND -Grundgatter der TTL-Logik mit Open Collector-Ausgang
Ist mindestens einer der Eingänge auf "low", so ist der Transistor T1 niederohmig leitend (kann in
Sättigung sein). Die folgende Stufe mit T2 erhält eine Eingangsspannung nahe dem GND-Potential,
zieht damit keinen nennenswerten Basisstrom und sperrt. Werden dagegen beide Eingänge auf "high"
gelegt, so gerät der Transistor T1 in den aktiv inversen Betrieb, es fließt ein Strom durch die
Kollektor-Basis-Diode zum Eingang von T2. Damit erhält der Ausgangstransistor T2 einen
Basisstrom und wird niederohmig leitend. Da in diesem Fall die Basis-Emitter-Spannung des
Ausgangstransistors höher als die Kollektor-Emitter-Spannung werden kann, gerät dieser Transistor
in den Zustand der Sättigung und wird sehr niederohmig. In der "Open Collector"-Konfiguration
benötigt die Schaltung einen externen Widerstand am Ausgang gegen Vdd um zu funktionieren.
Eine erweiterte, ohne externen Widerstand verwendbare TTL-Stufe zeigt Abb. 8.15.
Eingänge
Rb
T1
GND
Abb. 8.15: TTL NAND-Schaltung mit Gegentakt-Ausgang
T2
T4
T3
VDD
Q
Ausgang
Die Schutzdioden am Schaltungseingang bewirken, daß die Spannungen am Schaltungseingang
begrenzt bleiben (Schutzdioden). Die Gegentaktschaltung kann relative hohe Ströme und
Stromspitzen am Ausgang liefert, ein externer Widerstand ist nicht notwendig.
TTL-Gatter mit diesem Aufbau sind relativ langsam, weil die Transistoren in den Zustand der
Sättigung geraten. Dabei wird jeweils, bedingt durch die große Diffusionskapazität der Dioden in
Flußrichtung, eine relativ große Ladungsmenge in der Basis gespeichert. Da beim Umschalten des
Transistors diese Diffusionskapazität umgeladen werden muß, schalten Schottky-Gates in
sogenannter "gesättigter Logik" relativ langsam. Will man sie schneller machen, so muß man den
Zustand der Sättigung vermeiden. Den Schaltungstrick zeigt Abb. 8.16.

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in
VDD
RL
Verstärkerstufe
out
10
E1 E2
Schottky-Transistor
B
C
Multi-Emitter-Transistor
Abb. 8.16: Transistor mit Schottky-Diode zur Vermeidung der Sättigung
Die Schottky-Diode hat jeweils eine geringere Flußspannung als die p-n-Diode des Transistors und
wirkt deshalb als effizienter Nebenschluß.
Da eine solche Schottky-Diode auch günstig und ohne großen Flächenverlust in die integrierte TTL-
Schaltung einbezogen werden kann, haben heute verwendete TTL- Schaltungen praktisch nur noch
in sogenannter "Schottky-Logik" praktische Bedeutung, bei der alle Transistoren, die in den Zustand
der Sättigung laufen könnten, eine zum B-C-Übergang parallele Schottky-Diode besitzen.
Der logische Hub, das ist der Unterschied zwischen "high" und "low" - Pegel beträgt in TTL etwa 2
V.
Auffällig ist, daß die TTL-Logik weitestgehend ohne pnp-Transistoren auskommt.
Man kann in integrierter bipolarer Technologie auch pnp - Transistoren implementieren, aber nicht
mit ähnlicher Leistungsfähigkeit wie npn-Transistoren.
Sie werden aufgebaut entweder als "vertikale" oder als "laterale" pnp-Transistoren.
Isolator
C
n++
n -
P -
Abb. 8. 17: Vertikaler pnp-Transistor (Schnitt)
Isolator
B
n+
Abb. 8.18: Lateraler pnp-Transistor
B
n +
P -
C
p
E
p +
Grundsubstrat
E
p +
C
p
n -
Grundsubstrat
Isolator
Isolator

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Im vertikalen pnp-Transistor bildet das Grundsubstrat den Kollektor, was für die Schaltungstechnik
ungünstig ist.
Im lateralen pnp-Transistor hat man den Kollektor "frei" verfügbar, aber weder die Geometrie noch
die Dotierungsdichten sind sehr günstig. Aus diesem Grunde existieren keine digitalen integrierten
Technologien, die komplementäre npn- und pnp-Transistoren verwenden.
8.4.2 Emitter Coupled Logic (ECL-Logik)
Die schnellste bipolare Logik ist die ECL-Logik. Abb. 8.19 zeigt das Grundgatter.
GND
U1 Uq1 Uq2 Uref
Is
Abb. 8.19: Prinzip der ECL-Logik
Vss (-5V)
Charakteristisch ist der Aufbau des ECL-Gatters mittels einer Konstantstromquelle, die mit den
Emittern der Schalttransistoren und einer negativen Versorgungsspannung verbunden ist . Es fließt
also kontinuierlich ein Strom durch die Schaltung, der über die Eingangsspannungen U1 und Uref
zwischen den beiden Zweigen der Schaltung hin und her geschaltet werden kann.
Keiner der Transistoren erreicht dabei den Zustand der Sättigung. Auf diese Weise erhält man
schnelle Schaltungen, die allerdings eine hohe Verlustleistung aufweisen. Die Ausgangsspannung
wird an den Kollektor-Anschlüssen der Transistoren abgenommen. Während einer der beiden
Transistoren durch ein Signal angesteuert wird, verbindet man den Eingang des zweiten parallelen
Transistors mit einer auf dem Chip erzeugten Referenzspannung (Uref). Es stehen jeweils 2
zueinander invertierte Ausgangssignale (Uq1, Uq2) zur Verfügung. Sie sind allerdings in dieser
vereinfachten Schaltung noch nicht zur Ansteuerung nachfolgender Gatter geeignet.
Die ECL-Logik verwendet eine negative Versorgungsspannung (-5 V) und ist deshalb mit anderen
Logiken (CMOS, TTL) nicht direkt kombinierbar. Der externe Spannungshub bei ECL-Bausteinen
beträgt etwa 0,8 V, der innere Hub nur 0,4 V.
Sollen ECL.-Bausteine auf einer Platine mit CMOS- oder TTL-ICs kombiniert werden, so sind
spezielle Wandler-Bausteine notwendig. Auf Platinen, die sowohl ECL- als auch TTL- und / oder
MOS-ICs besitzen, wird man jeweils neben dem Masse-Anschluß Versorgungsspannungen von + 5V
und - 5 V bereitstellen müssen.
ECL-Bausteine können auf Platinen direkt Verbindungsleitungen mit einem Wellenwiderstand von
50 Ohm treiben (ganz im Gegensatz zu CMOS!)
Ein realistisches ECL-Grundgatter zeigt Abb. 8.20.
11

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GND
Ui1 Ui2
Uref
Abb. 8. 20: ECL-Gatter
Is
Vss (-5V)
12
Q' Q
Ref1 Ref2
(extern) (extern)
Emitterfolger
Das Gatter erzeugt eine OR / NOR - Verknüpfung zwischen den Eingangssignalen Ui1 und Ui2.
Wenn einer der leiden linken Transistoren leitend ist, so fließt der Konstantstrom durch diesen
Zweig.
Zusätzlich besitzt die Schaltung zwei weitere Transistoren, die als Emitterfolger geschaltet (kein
Widerstand im Kollektorkreis) als reine Stromverstärker arbeiten.
Die externen Lastwiderstände Ref1 und Ref2 können z. B. durch die Eingänge nachfolgender Gatter
gebildet werden.
ECL-Schaltkreise haben über mehr als ein Jahrzehnt (ca. 1970 bis 1990) als Basistechnlogie für den
Aufbau von Großrechnern (auch "Mainframes" genannt) gedient. ECL ist die "Mainframe-
Technolgie" schlechthin. Dazu wurden mittelhoch integrierte ECL-Bausteine mit bis zu ca. 10 000
Gattern entwickelt (z. B. bei IBM, Siemens, Fujitsu).
Das Problem war stets die Abführung der hohen Verlustleistung. In Mainframes hat man mit
speziellen wasserdurchflossenen Träger- Modulen für ECL-Schaltkreise bis zu ca. 80 W
Verlustleistung pro cm 2 abführen können.
In erster Linie dieses Problem, darüber hinaus aber auch der im Vergleich zu MOS-Technologien
hohe Platzbedarf haben schließlich dazu geführt, daß ECL-Schaltkreise den Integrationsgrad von
MOS-ICs auch nicht annähernd erreichen konnten.
Allerdings sind Schaltzeiten unter 0,1 ps für ECL-Gatter durchaus beeindruckend.
8.5 MOS-Technologien
8.5.1 Einleitung
Wir haben im Kapitel 7 kennengelernt, daß MOS-Transistoren sich als n- und als p-Kanal-Typen
entweder selbstleitend oder selbstsperrend realisieren lassen.
Die ersten MOS-Technologien für ICs waren p-Kanal-Technologien, weil zu der Zeit (ca. bis Mitte
der 70er Jahre) ein p-Kanal-Transistor in selbstsperrender Technik herstellbar war, während die n-
Kanal-Techniken zunächst zu selbstleitenden Transistoren führten. Die Ursachen waren Oberflächen-
Effekte.
Als man ab ca. Mitte der 70er Jahre in n-Kanal-Technologie sowohl selbstleitende als auch selbstsperrende
Transistoren fertigen konnte, wurde bis ca. Mitte der 80er Jahre die nMOS-Technologie
das Arbeitspferd der VLSI (very large scale integration) Technik.

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In den 70er Jahren entstand zunächst nur als Exot für Low-Power-Anwendungen (das waren die auf
minimalen Stromverbrauch getrimmten Schaltungen in elektronischen Armbanduhren) die
Complementary MOS (CMOS-) Technologie, die in Kombination selbst-sperrende n-Kanal und p-
Kanal-Transistoren verwendet.
Als sich ab ca. der Mitte der 80er Jahre das Problem der Wärmeableitung auch bei nMOS eine für
den Fortschritt der Integrationstechnik wesentliche Rolle zu spielen bekann, führte das zu einem
schnellen allgemeinen Durchbruch der CMOS-Technologie.
Seit ca.1990 werden alle hochintegrierten Prozessoren und Speicher in CMOS-Technologie gebaut.
Das Problem der Wärmeabfuhr ist damit aber nicht endgültig gelöst:
Bei hohen Taktraten ab ca. 100 MHz sind die statischen Verluste weniger bedeutend als die beim
Umladen der Kapazitäten entstehenden dynamischen Verluste. Hier hilft bis zu einem gewissen
Grade die Verringerung der logischen Hübe (wie bei ECL), um die dynamische Verlustleistung in
Grenzen zu halten. Leider aber bewirken kleinere Hübe auch geringere Störabstände.
Inzwischen (1997) sind die Taktraten von Prozessoren so hoch geworden, daß die dynamische
Verlustleistung die wesentliche Rolle spielt.
8.5.2 nMOS -Technologie
Wir wollen an dieser Stelle zunächst das Schaltverhalten einfacher digitaler Schaltungen betrachten.
Die einfachste digitale Schaltung ist dabei ein Inverter, der wiederum im einfachsten Fall aus einem
aktiven Transistor und einem passiven Lastwiderstand aufgebaut ist (Abb. 8.22).
I KS
I DS
U GS als Parameter
Lastkennlinie R D
U LL
U DS
13
U GS
R D
VDD
n-enh. out
GND
Abb. 8.22: Inverter mit Lastwiderstand und Ausgangs-Kennlinienfeld
Das Betriebsverhalten dieser Schaltung läßt sich leicht erklären:
Zunächst seien die Extremfälle betrachtet. Ist der Transistor ideal gesperrt (I DS = 0), so fällt am
Widerstand R D keine Spannung ab. Die Spannung am Ausgang des Inverters ist dann die
"Leerlaufspannung" ULL, und diese entspricht der Versorgungsspannung VDD (gilt nur dann, wenn
keine zusätzlichen Belastungen am Ausgang out bestehen). Ist dagegen der Transistor ideal leitend
(UDS = 0), so wird die Ausgangsspannung zu null, durch den Widerstand R D fließt ein Strom der
Größe I KS = VDD / R D. Real wird der Transistor immer noch einen endlichen Widerstand
aufweisen, so daß die minimale Ausgangsspannung nicht null sein kann.
Für die Praxis der MOS-Technologie ist diese Schaltung nicht von wesentlicher Bedeutung, da die
Realisierung eines Widerstandes von einigen kOhm auf einem IC nur schwer möglich ist.
Die frühesten Realisierungen integrierter MOS-Schaltungen verwendeten als aktives Element einen
p-Kanal-Transistor, man sprach deshalb von der pMOS-Technologie. Sie wurde aber bereits in den
frühen 80er Jahren weitgehend durch die nMOS-Technologie angelöst.

Informatik V, Kap. 8, WS 98/99
Die nMOS-Technologie verwendet als Grundelemente einen selbstsperrenden Transistor als aktiven
Schalter und einen weitere Transistor als Lastelement..
GND
VDD
n-enh. n-enh.
n-enh.
VDD2 VDD
VDD1
n-enh.
14
n-depl.
n-enh.
A B C
Abb. 8.23: Grundtypen von nMOS-Invertern
Wie in Kapitel 7 vorgestellt, kann man einen im Anlaufbereich betriebenen selbstsperrenden oder
selbstleitenden MOS-Transistor als Widerstand verwenden.
Die unterschiedlichen Möglichkeiten zeigt Abb. 8.23. Die ersten gefertigten nMOS-Schaltungen
enthielten nur selbstsperrende n-Kanal-FETs. Das Lastelement besteht aus einem FET, dessen Gate
z. B. mit der Betriebsspannung (8.23 A) verbunden ist. Dieser Transistor wird dann, wenn die
Spannung am Ausgang von "low" auf "high" umschaltet, leitend, um die Ausgangslast umzuladen.
Wenn die Spannung am Ausgang dabei auf Werte steigt, die höher liegen als Vdd - Uth, so wird
dieser Transistor faktisch vom Durchlaß- in den Sperrbereich umgeschaltet. Das Resultat ist eine
sehr langsame Aufladung der Lastkapazität bis zum Wert Vdd der Ausgangsspannung.
Der Umschaltvorgang ist wieder durch die Ausgangs-Kennlinien des aktiven Schalttransistors und
passiven Lasttransistors betimmt. Im Unterschied zum linearen Lastwiderstand ergeben sich aber
jetzt andere Übertragungskennlinien (Abb. 8.24).
I KS
I DS
U GS als Parameter
Lastkennlinie R D
selbstsperrender
Lasttransistor
U LL
U DS
U GS
VDD
n enh.
n-enh.
out
GND
Lasttransistor: U GS = U DS
Abb. 8.24: Kennlinien des MOS-Inverters mit selbstsperrendem Last-Transistor
Ein schnelleres Umladen erhält man, wenn für das Gate des Lasttransistors eine zweite, höhere
Versorgungsspannung zur Verfügung steht. (4. 21 B) Tatsächlich wurden in den 70er Jahren
CMOS-ICs mit zwei verschiedenen Versorgungsspannungen gefertigt. Diese Lösung wird allerdings
wegen des Bedarfs an zusätzlichen Leitungen und Netzgeräten die Systemkosten erheblich steigern.

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Die einzig befriedigende Lösung ist die Verwendung eines selbstleitenden FETs als Lastelement
(8.23C). Erst damit war für die nMOS-Technologie eine befriedigende Lösung gefunden.
Voraussetzung ist hier, daß der Halbleiter-Hersteller die Schwellenspannungen der Transistoren
nahezu frei einstellen kann.
I KS
I DS
Lastkennlinie
R D
U GS als Parameter
selbstleitender
Last-Transistor
U LL
U DS
15
U GS
VDD
n-depl.
n-enh.
out
GND
Lasttransistor: U GS = 0
Abb. 8.25: Kennlinie des MOS-Inverters mit selbstleitendem Last-Transistor
Möglich geworden ist dies mit Hilfe der Technik. der Ionen-Implantation. Man kann damit ortsfeste
positive oder negative Ladungen unterhalb der Sperrschicht "einbauen".
nMOS Technology
n-channel
n-channel
enhancement depletion
GND VDD
p- bulk silicon
Abb. 8.26: Schnitt durch einen Inverter in nMOS Technologie
n-diffusion
p-diffusion
metal
gate-oxide
field-oxide
p - bulk
poly-silicon
Charkteristisch ist der Anschluß des Gates des selbstleitenden Transistors an dessen Source-
Elektrode. Es gilt also immer UGS = 0. Wenn die Schwellenspannung Uth z. B. bei ca. -1,5 V liegt,
ist dieser Lasttransistor auch bei UDS < 1.5 V noch ausreichend leitfähig. Die Übertragungskennlinien
der drei betrachtete Inverter-Grundtypen zeigt Abb. 8.27.

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Lastwiderstand Selbstsperrender
Lasttransistor
U DS
U GS
U DS
16
U GS
U DS
Selbstleitender
Lasttransistor
Abb. 8.27: Kennlinien zur Übertragung zwischen Eingangs- und Ausgangsspannung bei
nMOS-Invertern
In allen Fällen wird bei steigender Eingangsspannung die Ausgangsspannung zunächst nur wenig,
dann zunehmend beeinflußt (quadratische Eingangskennlinie). Zu hohen Eingangsspannungen hin
treten dann Sättigungseffekte auf, welche die Verstärkung wieder abfallen lassen. Aus Übertragungsdiagrammen
dieser Art kann man graphisch ableiten, welche Störabstände die Schaltung besitzt, d. h.
welche Größen von Störsignalen logische Zustandsänderungen bewirken können.
8.5.3 nMOS-Gatter
Die Konstruktion logischer Gatter ergibt sich in nMOS-Technik durch entsprechende weitere
parallei- oder in Serie geschaltete aktive n-Kanal-Transistoren vom selbstsperrenden Typ. Die
Grundgatter NAND und NOR sind in Abb. 8.27 dargestellt.
n-enh.
A B
A B out
0 0 1
1 0 0
0 1 0
1 1 0
VDD
n-depl.
n-enh.
out
GND
NOR
Abb. 8.28: nMOS Grundgatter
A
B
VDD
n-depl.
n-enh.
n-enh.
out
GND
NAND
A B out
0 0 1
1 0 1
0 1 1
1 1 0
Eine NAND-Verknüpfung ergibt sich durch serielle Schaltung der aktiven Transistoren, deren
Parallelschaltung erzeugt eine NOR-Verknüpfung.
Für nicht-invertierende Logik wie AND und OR ist jeweils ein Inverter anzufügen (Abb. 8.28).
U GS

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n-enh.
A B
GND
VDD
n-depl.
n-enh.
n-depl.
n-enh.
out
A
B
VDD
n-depl.
n-enh.
n-enh.
17
GND
n-depl.
n-enh.
Abb. 8.29: nMOS-Implementierung der AND und OR - Funktion.
Natürlich ist es auch möglich, logische Grundgatter mit mehr als einem Eingang zu realisieren. Im
Falle des NOR ist dies relativ unproblematisch: Man muß weitere Transistoren parallelschalten, was
nur die Kapazität des Ausgangsknotens erhöht.
Will man z. B. ein NAND mit 8 Transistoren realisieren, so müßten aber 8 Transistoren in Serie
geschaltet werden. Hier ergibt sich dann das Problem, daß diese Transistoren mit zunehmender
Anzahl in Serie umso langsamer schalten, je weiter sie vom GND-Anschluß entfernt sind. Dieser
Effekt ist eine Folge der Tatsache, daß alle Transistoren mit ihrem "Bulk"- oder Substratanschluß mit
Masse verbunden sind. Praktische wird man deshalb kaum über ca. 4 Transistoren in Serie
hinausgehen. 8-fach NANDs wird man deshalb in 2- oder mehrstufiger Logik realisieren.
Die nMOS-Technologie erlaubt aber die Implementierung sogar mehrstufiger Logik innerhalb eines
sogenannten Komplexgatters (Abb. 8. 30).
A
B
C
n-enh.
VDD
n-depl.
n-enh.
n-enh. n-enh.
nenh.
D
E
out
GND
out = A B C + D E NAND - NOR
Abb. 8.30: nMOS Komplexgatter (NAND-NOR)
out
A B C D E out
0 0 0 0 0 1
0 0 0 0 1 1
0 0 0 1 0 1
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 0 1 1
0 1 0 1 0 1
0 1 0 1 1 0
usw.
1 1 1 0 0 0
1 1 1 0 1 0
1 1 1 1 0 0
1 1 1 1 1 0
Damit läßt sich Logik relativ kompakt realisieren. Durch den Substrateffekt sind auch hier praktische
Grenzen gesetzt. In einer "Serie" von Transistoren wie denen mit den Eingängen A, B, C in Abb.
8.30 sind diese Transistoren, auch bei gleicher Größe und Breite, elektrisch nicht völlig gleichwertig.
Sie liegen mit dem Source-Anschluß nur für C an der Masse, in den anderen Fällen fast immer auf
einem höheren Potential. Dagegen ist der Substrat-Anschluß (bulk) in allen Fällen mit der Masse
verbunden. Dies führt dazu, daß die Schaltgeschwindigkeit der Transistoren mit zunehmendem
"Abstand" von GND abnimmt.

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Im Zusammenhang mit CMOS-Schaltungen werden wir an späterer Stelle auch deren Schaltverhalten
und auch die Störabstände diskutieren.
8.5.4 Speicherschaltungen
Es ist aber möglich, mittels der nMOS- Technologie eine bei bipolaren Technologien nicht mögliche
Schaltungstechnik aufzubauen. Abb. 8.31 zeigt die wesentlichen Elemente.
in out
S
in S out
1 1 1
0 1 0
1 0 X (Speicher)
0 0 X (Speicher)
Abb. 8.31: Pass-Transistor und dynamische Speicherzelle
18
C
Mittels eines "schwebend" geschalteten Transistors, der über den Eingang S gesteuert wird, kann der
Zustand am Eingang (in) wahlweise an den Ausgang (out) weitergegeben werden. Ist dieser Schalter
geöffnet, so wird die im Kondensator C vom vorherigen Zustand gespeicherte Ladung dort erhalten
bleiben. Bei geladenem Kondensator fließt dessen Ladung nur langsam über Leckströme und den
endlichen Widerstand des Transistors ab, die Zeitkonstanten der Entladung liegen im Millisekunden-
Bereich. Ist C vom vorherigen Zustand entladen, so bleibt dieser Zustand auf unbestimmte Zeit
erhalten.
Man kann also in dieser Technologie Speicherschaltungen aufbauen. Dies ist die Grundstruktur
dynamischer RAM- (random access memory) Speicher, die seit den 70er Jahren die bis dahin
verwendeten Magnetkern-Speicher in Rechnern restlos verdrängt haben und weltweit in Stückzahlen
von Milliarden und mit Komplexitäten bis zu 64 Mbit (kommerziell) und 256 Mbit (Labor) pro IC-
Baustein gefertigt werden. Es existieren darüber hinaus Publikationen über Prototypen von
Speicherbausteinen mit mehr als 1 GByte Inhalt.
Spalten-
schreibleitung
Zeilen-Leseleitung
T2 T1
C
Zeilen-Schreibleitung
Abb. 8.32: Drei-Transistor-Speicherzelle
T3 Spaltenleseleitung

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Abb. 8.32 zeigt eine sogenannte Drei-Transistor-Speicherzelle.
Der Kondensator C wird dann aufgeladen, wenn sowohl die Spalten- als auch die Zeilen-
Schreibleitung auf "high" sind.
Sein Ladungszustand setzt den angesteuerten Transistor T1 in den leitenden bzw. nicht leitenden
Zustand. Mittels der Spalten- und Zeilen-Leseleitung kann dieser Zustand ausgelesen werden, ohne
den Inhalt des Speichers zu zerstören.
Mit weniger Transistoren kommt die Ein-Transistor-Zelle aus, wie sie in heutigen DRAMs fast
ausschließlich benutzt wird.
C1
T1
Zeilenleitung
(schreiben / lesen)
Datenleitung
T2
C2
Spaltenleitung
Abb. 8.33: Ein-Transistor-Speicherzelle
19
ZeilenregisterLeseverstärker
Daten ein
Daten aus
Schreibverstärker
Die eigentliche Speicherzelle besteht aus dem Speicherkondensator C1 und dem Transistor T1. Über
die Zeilenleitung wird der Zugang zur Zelle zwecks Lesens oder Schreibens aktiviert. Beim
Schreiben leiten T1 und T2, bei C2 kommt im Fall der positiven Ladung von C1 ein kleiner
Spannungsimpuls an. C2 repräsentiert die Kapazitäten von Leitungen und Transistoren. Der
schwache Puls (nur einige Millivolt bei C2) muß durch sehr empfindliche und präzise Leseverstärker
bis auf einen logisch verarbeitbaren Pegel gebracht werden.
Beim Schreiben wird vom Dateneingang aus über T2 und T1 der Inhalt der Zelle gesetzt.
Da der Lesevorgang die Speicherzelle entlädt, muß diese nach den Lesen jeweils automatisch
"zurückgeschrieben" werden.
Wegen der prinzipiellen Flüchtigkeit benötigt die Ein-Transistor- Technologie der DRAMs eine
Zusatzlogik, welche den Inhalt in konstanten Intervallen ausliest und wieder zurückschreibt. In
modernen Halbleiter-Technologien werden spezielle Methoden benutzt, um auch bei kleinsten
Transistoren (und neuerdings bei Versorgunsspannungen von nur 3 V und weniger) noch für eine
sichere Speicherung über einen ausreichend langen Zeitraum ausreichend große Kapazitäten zu
erzeugen.

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GND VDD
p- bulk silicon
"Trench"-
Kondensator
20
n-diffusion
p-diffusion
metal
gate-oxide
field-oxide
p - bulk
Abb. 8.34: Prinzip des "Trench"-Kondensators in dynamischen Speicherzellen
Die MOS-Technologie erlaubt auch eine effiziente Ausführung der Adressierung von Speicherzellen.
Speicherzellen werden in einer Matrix-ähnlichen Form angeordnet.
Abb. 8.35: Speicher-Matrix
Word - Line
Bit - Line
Zellen
Die Anwahl einer bestimmten Speicherzelle geschieht durch eine horizontale und eine vertikale
Auswahl-Leitung. Zusätzlich wird ein "read-enable" bzw. "write-enable"-Signal benötigt. Die
Verknüpfung kann im einfachsten Fall über seriell geschaltete Pass-Transistoren erfolgen.
Heutige DRAMs besitzen oft bereits eine automatische Refresh-Einrichtung auf dem Baustein, so
daß der Rechner mit dieser Aufgabe nicht mehr belastet werden muß.
Man hat damit pseudo-statische RAM-Bausteine.
Ganz ohne den für dynamische Speicherzellen notwendigen "Refresh" kommen sogenannte statische
Speicher aus, allerdings um den Preis einer wesentlich höheren Zahl von Transistoren pro Zelle.

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schreiben
in
(adr. * WE)
n-depl.
n-enh.
GND
21
VDD
n-depl.
n-enh.
lesen
(adr. * RE)
senseamplifier
Abb. 8.36: Prinzip einer statischen Speicherzelle in nMOS-Technologie
Die statische Speicherzelle kann aus hintereinandergeschalteten und rückgekoppelten Invertersstufen
aufbebaut werden. Zur Auswahl eignen sich auch hier wieder Pass-Transistoren.
Die rückgekoppelte Schaltung hat die Eigenschaft, daß sich ein einmal eingestellter Zustand (z. B.
Augang auf "high", dazu ist der Ausgang des ersten Inverters auf "low", selbst über die
Rückkopplung stabilisiert. So lange wie die Versorgungsspannung anliegt, wird diese auch als
"bistabile Kippstufe" bezeichnete Schaltung ihren Zustand beibehalten. Um den logischen Zustand zu
wechseln, muß ein starkes Eingangssignal, das den über die Rückkopplung stabilisierten Zustand am
Eingang des ersten Inverters aufhebt, eingespeist werden.
Eine Auswahl kann wie bei der dynamischen Speicherzelle über Pass-Transistoren erfolgen. Beim
Lesevorgang steht hier ein relativ stabiles Ausgangssignal direkt zur Verfügung, ein Rückspeichern
ist nicht notwendig.
Statische Speicherzellen sind, was die Dauer der Lese- und Schreibvorgänge betrifft, wesentlich
schneller als statische Speicher, benötigen aber auch mehr Platz pro Zelle. Deshalb ist die verfügbare
Kapazität pro Baustein immer mindestens um den Faktor 4 geringer als bei dynamischen RAMs
derselben Generation. Entsprechend höher ist auch der Preis pro Bit.
Typischerweise werden SRAMs für Caches verwendet.
Seit etwa 1985 werden aber statische und dynamische Speicherbausteine der neueren Generation
nicht mehr in nMOS, sondern wegen des geringeren Leistungsverbrauchs in CMOS-Technologie
ausgeführt.
Angemerkt sei hier der Vollständigkeit halber daß man auch andere speichernde Elemente wie z. B.
einfache Flip-Flops in ähnlicher Form wie die statische RAM-Zelle implementieren kann.
8.5.5 Nicht-flüchtige Speicher
Neben den prinzipiell flüchtigen DRAM- und SRAM-Speichern werden in Rechnersystemen auch
nicht-flüchtige Speicher benötigt.
Man unterscheidet ROMs (read-only-memories), deren Inhalt bei der Herstellung programmiert wird
von PROMs (programmable read-only-memories), die vom Anwender programmiert werden können.
PROMs werden wiederum in unterschiedlichen Arten realisiert. "Gewöhnliche" PROMs sind nur
einmal programmierbar, können also nicht gelöscht und neu programmiert werden. EPROMs
(erasable programmable read-only-memories) werden in speziellen Geräten durch Bestrahlung mit
UV-Licht gelöscht und sind re-programmierbar. EEPROMs (electrically erasable programmable
read-only memories) können allein durch elektrische Signale gelöscht und re-programmiert werden.

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Typisch ist allerdings für EPROMs und EEPROMs, daß die für die Programmierung und Re-
Programmierung benötigte Spannung wesentlich höher liegt als die normale Versorgungsspannung
von 5 V, typischerweise bei ca. 30V.
Dies und die relativ langsame Programmierprozedur verhindern den Einsatz von EEPROMs als
"nicht flüchtige RAMs".
Den architektonischen Aufbau von ROM-Speichern zeigt Abb. 8.37.
Eingangsadresse
A7
A3
A2
A1
A0
CS
1 aus
32
Decoder
31
1
0
Spalte
22
Verknüpfung
Zeile
Speichermatrix
32 * 32
0...7 0...7 0...7 0...7
1 aus 8 1 aus 8 1 aus 8 1 aus 8
D0 D1 D2 D3
Datenausgang
Abb. 8.37: Matrix-Aufbau eines ROM-Speichers
Die prinzipielle Organisation eines ROM-Speichers entspricht weitgehend der von RAMs. Über eine
Adressdekodierung greift man auf die entsprechende Speicherzelle zu. Die Adressierung erfolgt
entweder bitweise oder (zweidimensionale Adressierung) oder (meistens) wortweise mit gleichzeitiger
Adressierung mehrerer Zellen.
(Anmerkung: In den meisten Rechnern ist ein 8-Bit-Wort (Byte) die kleinste adressierbare Einheit.
Nur in einigen Mikrocontrollern gibt es einzeln adressierbare Zellen. DRAM-Bausteine sind
allerdings meistens mit 1 Bit Breite ausgeführt, so daß z. B. bei Verwendung von 16 M mal 1 Bit-
Bausteinen gleichzeitig ein bestimmtes Bit in 8 DRAM-Bausteinen gleichzeitig adressiert wird.)
Bei großer Wortbreite erhält man eine eindimensionale oder lineare Adressierung.
Mit einer Adreßbreite von k Bit kann man über einen Adreßdekoder eine von 2**k möglichen
Wortleitungen auswählen. Liegt eine Wortbreite von m Bit vor, so kann man bei m Bitleitungen und
einer m-spaltigen Matrix von einer Speicherkapazität von C = 2**k mal m Bits ausgehen.
Aus Platzgründen ist es effektiv, möglichst von quadratischen Formen von Speicher-Sektoren
auszugehen (Abb. 8 37). Als Beispiel sei ein 256 mal 4 Bit ROM-Speicher gewählt (k = 8, m = 4).
Er wird in Form einer 32 mal 32 Bit- Matrix organisiert, die in 4 Blöcke zu je 8 Spaltenleitungen
aufgeteilt ist. Die Adressen sind wiederum gegliedert in die Spaltenadressen auf den Bits A0, A1 und
A2 sowie die Zeilenadressen A3 bis A7. Für die Auswahl der Zeile wird ein 1-aus 32-Dekoder
benötigt, das Ausgangsbit wird über 1 - aus 8-Multiplexer ausgewählt.
Die vier Ausgangsleitungen sind über eine CS (Chip-Select) -Signal direkt auf einen bidirektionalen
Bus schaltbar. Da man nur die Speicherzelle erreicht, deren Bit- und Wortleitung gleichzeitig oder
"koininzident" adressiert sind, nennt man diese Art der Adressierung auch "Koinzidenz-Adressierung".

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Für die ROMs ist die Funktion der einzelnen Speicherzelle sehr einfach (etwa im Vergleich zu
dynamischen RAMs):
"1" bedeutet eine Verbindung zwischen Wort- und Bitleitung
"0" bedeutet keine Verbindung zwischen Wort- und Bitleitung
Die einzelnen Typen von ROMs (PROMs etc.) unterscheiden sich vornehmlich in der Auslegung
dieser Verbindung.
WL
VDD
BL
BL
VDD
"1" "0 "
Abb. 8.38: Programmierung von Festwertspeichern
Die Verbindung in einer bestimmten Zelle zwischen Bit-Line und Word-Line erfolgt bei
maskenprogrammierten ROMs über Transistoren an den Kreuzungspunkten. Die Programmierung
(als Bestandteil des Herstellungsprozesses) besteht entweder darin, die MOS- Transistoren an den
Kreuzungspunkten wahlweise mit einem dicken Oxid unter dem Gate (sperrend) oder einem dünnen
Gate-Oxid (leitend) zu versehen. Eine andere Alternative ist der wahlweise auszuführende Anschluß
des Transistors an die Word-Leitung (über metallischen Kontakt).
Bei programmierbaren Bausteinen (PROMs) kann man zwei Prinzipien anwenden:
Bei sogenannten "Fusible Links" (schmelzbaren Verbindungen) sind an allen Knoten zunächst
Verbindungen über Dioden mit in Serie geschalteten Widerständen vorhanden. Durch selektive
Beaufschlagung bestimmter Verbindungsstellen mit Überströmen kann man die Widerstände
"durchbrennen", also die Verbindung wahlweise aufheben.
Das Gegenteil sind sogenannte "Antifuses". Dort wird an den Verbindungsstellen z. B. ein bipolarer
Transistor eingefügt, dessen E-B-Übergang bei der Programmierung überlastet und kurzgeschlossen
wird.
In beiden Fällen benötigt man ein spezielles Programmiergerät. Auch ist eine einmal erfolgte
"Behandlung" an einem Kreuzungspunkt nicht mehr rückgängig zu machen.
Elektrisch programmierbare Bausteine vom EPROM (erasable programmable ROMs) benutzen
deshalb ein anderes Prinzip (Abb. 8.39).
Isoliertes Gate
p-Substrat
Abb. 8.39: Tunnel-Effekt beim MOS-Transistor
23

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Bei ausreichend hohen Spannungen zwischen Kanal und Gate können sogenannte "heiße"
Elektronen, welche aus dem elektrischen Feld ausreichend viel Energie aufgenommen haben, die
dünne Oxidschicht durchtunneln und sich auf der Gate-Elektrode sammeln, wobei die Oxidschicht
nicht zerstört wird. Die gespeicherte Ladung wird über Zeiträume von einigen Jahren (Chip in der
Dunkelheit) aber mindestens für einige Wochen (Chip im Sonnenlicht) gespeichert bleiben.
Um überhaupt programmieren zu können, benötigt man einen sogenannten FAMOS-Transistor
(floating gate MOS), der zwei Gates übereinander besitzt (Abb. 8.40).
p-Substrat
Abb. 8.40 : FAMOS- Transistor mit doppeltem Gate
24
Steuer-Gate
Isoliertes Gate
Für die Programmierung wird das obere, nach außen anschließbare Gate auf eine hohe Spannung
gegenüber dem Kanal vorgespannt. Von den durch den Tunnel-Effekt fließenden Elektronen gelangt
ein Teil zum unteren, isolierten Gate und bleibt dort gespeichert.
Als Folge dieser Ladung verschiebt sich die Schwellenspannung des Transistors zu höheren Werten.
Damit lassen sich entsprechend bei der normalen Betriebsspannung leitende bzw. nicht-leitende
Kreuzungspunkte einstellen.
EPROMs sind durch Bestrahlung mit UV-Licht hoher Intensität für einige Minuten (ca. 10 bis 20)
wieder löschbar. Charakteristisch ist das Quarzglasfenster in den Gehäusen von EPROMs.
Bei elektrisch programmierbaren und löschbaren PROMs (EEPROMs) wird ebenfalls ein MOS-
Transistor mit doppeltem Gate verwendet, den man hier auch als FLOTOX-MOSFET bezeichnet. Er
besitzt ein einer Stelle ein extrem dünnes Gate-Oxid, durch das Elektronen bei Programmierung und
Löschung in beiden Richtungen tunneln können (Abb. 8.41).
Isoliertes Gate
Steuer-Gate
p-Substrat
Tunnel-Oxid
Auswahl-Gate
Abb. 8.41: EEPROM-Zelle mit FLOTOX-Transistor und Auswahltransistor

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EEPROMs lassen sich in der Schaltung elektrisch programmieren und auch wieder löschen (mittels
einer zweiten, höheren Versorgungsspannung). Hier wird beim Löschen der Tunnel-Effekt auch in
umgekehrter Richtung ausgenutzt.
Da das Oxid durch die Programmierungsvorgänge doch in seiner Qualität beeinträchtigt wird, sind
nur ca. 10**4 bis 10**6 komplette Umprogrammierungen möglich. Charakteristisch ist auch für alle
EPROMs, daß ein Lesevorgang ca. 10 ns dauert, ein Schreibvorgang aber etwa 10 ms. Sie lassen
sich damit nicht anstelle von RAMs verwenden.
Eine besondere Variante bilden die sogenannten Flash-EEPROMs:
Hier sind die Speicherzellen nicht einzeln löschbar, sondern man löscht jeweils einen ganzen
Memory-Sektor oder einen ganzen Speicherchip. Damit verhält sich ein EEPROM bezüglich der
Löscheigenschaften wie ein EPROM, allerdings ist eine Löschung in ca. 10 ms möglich. Gegenüber
einem normalen EEPROM ist eine wesentlich größere Speicherdichte verfügbar.
8.5.6 Reguläre logische Makros
Die nMOS-Technik mit ihren einfachen Strukturen erlaubt auch die Realisierung von Logik nicht im
sogenannten "krausen" Aufbau aus Einzelgatter, sondern als reguläre logische Makros. Am
wichtigsten für die Anwendung sind "programmable logic arrays (PLAs) geworden, also
programmierbare logische Felder. Die prinzipielle Funktion eines PLAs zeigt Abb. 8.42.
VDD
VDD
AND - Plane
A B
Y2 = A + B = A * B
Y1 = A + B = A * B
25
VDD
OR - Plane
Z = Y1 * Y2
= Y1 + Y2
Abb. 8.42: Prinzip des Programmierbaren logischen Feldes (Array)
Die Eingänge der Schaltung (A, B) werden zunächst aufgespalten und sind dann in invertierter und
nicht-invertierter Form vorhanden. Diese Signale werden auf (hier senkrechte) Poly-Silizium-
Leitungen geführt, welche senkrecht dazu angeordnete Diffusionsflächen kreuzen und damit
Transistoren bilden. Diese Transistoren sind stets einseitig mit Masse verbunden, der andere
Anschluß kann wahlweise (programmierbar) mit einer Metall-Leitung verknüpft sein, welche
ihrerseits über einen Depletion-Transistor mit der Betriebsspannung (VDD) verbunden ist.
Diese (hier senkrechte) Metall-Leitung kann also über einen Transistor auf Null-Potential geschaltet
werden, wenn der entsprechende Transistor angeschlossen ist und das zugehörige Eingangsignal auf
"high" liegt.

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Nimmt man jeweils das rechte Ende der Metall-Leitungen als Ausgang Y1, Y2 etc., so erzeugt dieses
Feld AND-Verknüpfungen zwischen den invertierten Eingangssignalen. Dieser Teil der Struktur wird
auch als "AND-Plane" bezeichnet.
In den Punkten Y1, Y2 etc. erhält man die Minterme der Funktion bezüglich der invertierten
Eingangssignale (also die disjunktive Normalform).
In einem zweiten Verknüpfungsfeld werden nun die Minterme selbst in ähnlicher Weise miteinander
verknüpft. Die Metall-Leitungen werden dazu auf Poly-Si-Leitungen geführt, die ihrerseits wieder
mit VDD- verbundene Leitungen von n-Diffusion steuern.
Als Gesamtfunktion ergibt sich eine logische Verknüpfung entsprechend der disjunktiven
Normalform.
PLAs sind insbesondere dann von erheblicher praktischer Bedeutung, wenn eine kombinatorische
Logik mit vielen Eingängen und vielen Ausgängen realisiert werden soll. Dies ist z. B. in den internen
Steuerungen von Computern oft der Fall.
VDD
AND-Array
A B C
Eingänge
26
OR-Array
Z1 Z2 Z3 Z4
Ausgänge
Abb. 8.43: Vollständige PLA-Schaltung mit jeweils programmierbaren AND und ODER-
Ebenen.
In der in Abb. 8.42 gezeigten Schaltung ist nur die AND-Ebene programmierbar, die OR-
Verknüpfungen sind "default" vorgegeben. In der Praxis werden Bausteine, welche diese Art der
Programmierbarkeit für den Anwender bieten, als "Programmable Logic Devices" (PLDs) oder auch
als "Programmable Array Logic (PAL) bezeichnet. Der in Abb. 8.43 gezeigte hat beide Ebenen
programmierbar ausgeführt, dann spricht man von "PLAs" im engeren Sinne.
Ein Unterschied ist zu machen zwischen nur in der Halbleiterfertigung maskenprogrammierbaren
PLAs und von Anwender ohne Technolgie programmierbaren Bausteinen.
VDD
Auch PLAs werden heute meistens in (dynamischer) CMOS-Logik ausgeführt.

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8.5.7 Grundlagen der CMOS-Technologie
Wie vorstehend gezeigt wurde, kann man in nMOS-Technolgie digitale Schaltungen sehr effizient
und, z. B. im Vergleich zur Bipolar-Technologie, auch platzsparend aufbauen. Die nMOS-
Technologie hat jedoch 2 systematische Schwachstellen:
Die eine ist die Aufnahme eines statischen Ruhestroms im "low"-Zustand, die zweite ist die
Abhängigkeit der Schaltzeiten und der Schalt-Charakteristik von der jeweiligen Belastung am
Ausgang einer Zelle. Erstere Eigenschaft macht nMOS-Schaltungen ungeeignet für Batteriebetriebene
Geräte. Die zweite Eigenschaft ist äußerst hinderlich bei der Entwicklung von Techniken,
bei denen digitale Schaltungen auf dem IC aus vorentworfenen Bausteinen zusammengesetzt werden
(Semi-Custom-Entwurfstechnik).
in
uin(t)
iDD(t)
VDD
n-depl.
n-enh.
iDD(t)
GND
27
uin(t)
iDD(t)
p- enh.
n-enh.
VDD
iDD(t)
GND
Abb. 8.44: nMOS- und CMOS-Inverter und Versorgungsströme
Ist beim nMOS-Inverter der Eingang auf "high" und der Ausgang auf "low", so fließt ein statischer
Querstrom von VDD zu GND, da ja sowohl der Lasttransistor (depletion-Typ, selbstleitend) als auch
der Schalttransistor leitend sind. Diesem statischen Querstrom ist noch ein dynamischer Strom
überlagert, der aus der Entladung der Eingangskapazität der folgenden Stufe über den "pull-down"-
Transistor resultiert.
Deshalb hat eine nMOS-Schaltung auch im Ruhezustand einen nicht unerheblichen Leitungsverbrauch.
Dies sorgt einmal für Probleme bezüglich der Abfuhr der Verlustleistung als Wärme, schränkt aber
außerdem die Verwendbarkeit einer solchen Technologie in Batterie-betriebenen Geräten erheblich
ein.
Die zweite Eigenschaft verhindert die Brauchbarkeit von nMOS-Schaltungen in vorentworfenen
Zellen-Katalogen. Der pull-up-Transistor, in nMOS ein passiver Widerstand, und der aktive pulldown-Transistor
haben unterschiedliche Schaltcharakteristiken. Betrachtet man nun eine nMOS-
Schaltung mit unterschiedlichen Belastungen am Ausgang, so ist es kaum erreichbar, daß der H / L -
Übergang und der L / H - Übergang unabhängig von der Belastung in etwa gleicher Zeit stattfinden.
nMOS-Schaltungen sind in diesem Sinne also typischerweise unsymmetrisch.
Aus beiden Gründen ist es günstig, vom passiven Lasttransistor im pull-up-Zweig abzugehen.
Die CMOS (Complementary MOS)-Technologie ersetzt den passiven "pull up"-Lastwiderstand
durch einen aktiven p-Kanal-Enhancement-Transistor.
Dieser wird vom selben Eingangssignal wie der n-Kanal-Transistor angesteuert, hat aber genau die
komplementäre Charakteristik.
Um die Schaltpunkte und Spannungspegel zu erklären, sei zunächst von einer Versorgungsspannung
VDD = 5 V ausgegangen.
Die Schwellenspannung des p-Kanal-Transistors wird auf etwa Uthp = -1,5 V eingestellt. Die des n-
Kanal-MOS wird bei etwa Uthn = 1,5 V liegen (bei VDD < 5V entsprechend niedriger).

Informatik V, Kap. 8, WS 98/99
Bei Eingangsspannungen zwischen dem Eingang und VDD von größer als Uthn ist dann der n-
Kanal-Transistor leitend, bei Uin > (VDD - Uthp) nur der p-Kanal-Transistor. Damit existiert zwar
ein Spannungsbereich zwischen Uthn und (VDD - Uthp) in dem beide Transistoren leitend sind, bei
einer voll funktionsfähigen Schaltung wird aber im Zustand "high" oder "low" eines Eingangssignals
der Spannungspegel stets eindeutig darüber oder darunter liegen (Abb. 8.45).
Damit tritt in der CMOS-Schaltung kein statischer Querstrom mehr auf, wohl aber sind kurze Strom-
Spitzen durch beide Transistoren während eines Umschalt-Vorganges möglich.
(Die Halbleiter-Technologen können heute solche Schwellenspannungen recht genau dadurch
einstellen, daß sie mittels der Methode der Ionen-Implantation ortsfeste positive oder Ionen
unterhalb des Gate-Oxids einpflanzen)
Uin
VDD
VDD-Uthp
Uthn
0
p-Kanal - MOS sperrt
n-Kanal - MOS leitet
beide Transistoren
leitend
n-Kanal - MOS sperrt
p-Kana l- MOS leitet
Abb. 8.45: Schwellen-Pegel in CMOS-Schaltungen
Störspannungen am Schaltungseingang, die im Bereich von Uin > Uthn bzw., als Überlagerung des
High-Signals am Eingang, zwischen VDD und VDD - Uthp liegen, werden bei richtig
dimensionierten CMOS-Schaltungen nicht in Störsignale am Gatter-Ausgang umgesetzt. Damit ist
CMOS bezüglich der Festigkeit gegenüber Störsignalen aus dem IC selbst oder von außen günstiger
als TTL-Logik oder ECL-Logik. Diese Störfestigkeit ist aber abhängig von der verwendeten
Versorgungsspannung und vom Spannungshub zwischen "high" und "low" und ist deshalb bei
CMOS-Schaltungen, die nur mit 3 V und weniger Versorgungsspannung arbeiten, entsprechend
verringert.
Ganz nebenbei sei hier erwähnt, daß Defekte in CMOS-Schaltungen, selbst wenn sie keine groben
Funktionsstörungen verursachen, sich fast immer in erhöhten Ruheströmen äußern. Über eine
Prüfung der Stromaufnahme in Abhängigkeit von den logischen Zuständen einer Schaltung ist also
bei CMOS ein sehr effizientes Testverfahren möglich.
Technologisch erfordert die CMOS-Technik einen zusätzlichen Aufwand im Gegensatz zu nMOS.
n-channel p-channel
GND VDD
n+ n+
p- bulk silicon
28
p+ p+
n-well
Abb. 8.46a: CMOS-Inverter (Schnitt) in n-Wannen-Technologie
n-diffusion
p-diffusion
metal
gate-oxide
field-oxide
p - bulk
poly-silicon
n-well

Informatik V, Kap. 8, WS 98/99
Während ein n-Kanal-MOS-Transistor ein p-dotiertes Grundsubstrat benötigt, ist für einen p-Kanal-
Transistor eine n-dotiertes Grundsubstrat erforderlich. Damit ist es notwendig, entweder innerhalb
eines n-dotierten Grundsubstrates für den n-Kanal- Transistor einen als Quasi- Grundsubstrat
dienenden p-dotierten Bereich einzubauen oder, alternativ, bei Ausgang von einem p-dotierten
Grundsubstrat für den p -Kanal-Transistor einen n-dotierten Bereich einzubauen. Diese Quasi-
Grundsubstrate werden meistens als "Wannen" (wells, tubs) bezeichnet und sind durch die Technik
der Ionen-Implantation in guter Qualität herstellbar.
Metall
n-channel p-channel
GND VDD
n+ n+
p-well
n- bulk silicon
29
p+ p+
Abb. 8.46 b: CMOS-Inverter (Schnitt) in p-Wannen Technologie
n-diffusion
p-diffusion
gate-oxide
field-oxide
n - bulk
poly-silicon
p-well
Entsprechend unterscheidet man heute zwischen n-Wannen-CMOS (mit speziellen Wannen für die p-
Kanal-Transistoren, wie in Abb. 8.46 a) und p-Wannen-CMOS (mit speziellen Wannen für die n-
Kanal-Transistoren). Beide haben spezifische Vor- und Nachteile.
Zunächst wird im Fertigungsprozeß die Kristallstruktur durch mehrfaches Umdotieren (n - p - n bei n
- Kanal- Transistoren in der p-Wanne, p - n - p bei p-Kanal-Transistoren in der n-Wanne) nicht
besser. Deshalb wird bezüglich der Leitfähigkeit und der Schaltgeschwindigkeit der "native" -
Transistor, also der p-Kanal-Transistor direkt im n-Substrat bzw. der n-Kanal-Transistor im p-
Substrat dem Vergleichstyp in der Wanne überlegen sein.
Will man eine Technologie bauen, bei der p-Kanal-Transistor und n-Kanal-Transistor möglichst
gleich "gut" sein sollen, so wird man die p - Wannen-Technologie bevorzugen, soll dagegen der n -
Kanal-Transistor auf beste Leistung gezüchtet werden, so ist die n-Wannen-Technologie
vorzuziehen.
Letzte hat den für den Aufbau der ICs in Gehäuse den Vorteil, daß das Grundsubstrat auf Masse (0
V) liegt. In neueren CMOS-Technologien werden vermehrt sowohl für p-Kanal- als auch für n-
Kanal-Transistoren jeweils spezifische Wannen-Bereiche verwendet (Twin- Tub- Technologie).
An dieser Stelle sei angemerkt, daß heutige hochintegrierte Schaltungen, egal ob Speicher oder
Prozessoren, fast ausschließlich in CMOS-Technologie gefertigt werden. In der digitalen
Kommunikationstechnik hat auch die BiCMOS-Technologie, welche bipolare und CMOS-
Schaltungen kombiniert beinhaltet, noch eine gewisse Bedeutung.
8.5.8 Statische CMOS-Technik
Der einfache Inverter in CMOS-Technik ist bereits in Abb. 8.44 dargestellt.

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In der sogenannten statischen CMOS-Logik werden die logischen Gatter voll komplementär
aufgebaut. Jedem n-Kanal-Transistor entspricht ein p-Kanal-Transistor, der auch vom selben
Eingang geschaltet wird. Als Beispiel sei das 2-fach NAND- Gatter betrachtet (Abb. 8.47).
x1
x2
VDD
p- enh.
n-enh.
n-enh.
GND
p- enh.
y
30
x1 x2 y
0 0 1
0 1 1
1 0 1
1 1 0
Abb. 8.47: 2-NAND-Gatter in statischer CMOS-Logik
Der Serienschaltung von 2 Transistoren im n-Kanal-Teilnetz entspricht eine Parallelschaltung im p-
Kanal-Teilnetz. Außer für Umschaltvorgänge ist entweder nur das p-Kanal-Netz oder das n-Kanal-
Netz leitend. Ein statischer Stromfluß zwischen VDD und GND tritt nicht auf (bzw. ist, wenn er
auftritt, ein Abzeichen für Fertigungsfehler). Das zweite statische Grundgatter, das NOR, ist in Abb.
8. 48 dargestellt.
x1
x2
VDD
p- enh.
p- enh.
n-enh.
GND
y
n-enh.
x1 x2 y
0 0 1
0 1 0
1 0 0
1 1 0
Abb. 8.48: NOR-Gatter in statischer CMOS-Technologie
Im NOR tritt mit parallelen n-Kanal-Transistoren und seriellen p-Kanal-Transistoren die zum NAND
komplementäre Struktur auf.
Beide Grundgatter sind in dieser Form praktisch verwendbar. Im Zweifelsfall wird man wegen der
geringeren Leitfähigkeit von p-Kanal-Transistoren gegenüber n-Kanal-Typen (etwa Faktor 3 bei
gleichen Abmessungen), welche sich bei Serienschaltung stärker auswirkt, das NAND vorziehen.
Sollen in CMOS-Schaltungen ein p-Kanal und eine n-Kanal-Transistor den gleichen Kanalwiderstand
haben, so ist beio gleicher Kanallänge der p-Kanal-Transistor etwa dreifach breiter aufzubauen.
Deshalb werden in Serie geschaltete p-Kanal-Transistoren, deren Kanalwiderstände sich dabei
addieren (wie im NOR) eher vermieden.

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Trotzdem zeichnet sich die CMOS-Technik dadurch aus, daß man elektrisch nahezu gleichwertige
komplementäre n- und p-Kanal-Schalter bauen kann. In der Bipolartechnik ist das mit npn / pnp -
Transistoren in der Digitaltechnik nie gelungen.
Bei Schaltungen dieser Art muß im Gegensatz zur n-MOS-Technik, das vorherige Gatter nicht eine,
sondern stets zwei Eingangslasten treiben, nämlich den p- und den n-Kanal-Transistor. Im Mittel ist
der Unterschied sogar höher, da der p-Kanal-Transistor jeweils im Mittel dreifach größer als der
entsprechende n-kanal-Transistor sein wird. Man geht von einer im Vergleich zu nMOS drei- bis
vierfach höheren Kapazität aus. Dies bedingt eine höhere Treiber-Fähigkeit, die allerdings bei
längeren Verbindungsleitungen zwischen den Gattern weniger ins Gewicht fällt.
Dagegen macht sich diese Kapazität direkt bei der dynamischen Verlustleistung bemerkbar.
Der zweite Nachteil gegenüber nMOS ist die höhere Anzahl der Transistoren. Für ein Grundgatter
mit k Eingängen wird man in nMOS k n-Kanal-Transistoren und einen p-Kanal-Transistor benötigen,
in statischer CMOS-Logik sind es jeweils k p- bzw. n- Kanal-Transistoren.
Die nicht-invertierenden Gatter AND und OR benötigen wie in der nMOS-Technik jeweils einen
zusätzlichen Inverter (Abb. 8.49 /8.50).
x1
x2
p- enh.
n-enh.
n-enh.
VDD
GND
p- enh.
31
p- enh.
Abb. 8.49: 2-AND-Gatter in statischer CMOS-Logik
x1
x2
p- enh.
p- enh.
n-enh.
GND
VDD
n-enh.
p- enh.
n-enh.
GND
Abb. 8.50: 2-OR-Gatter in statischer CMOS-Logik
y
n-enh.
Wie in der nMOS-Logik ist es auch in CMOS möglich, komplexe Gatterfunktionen einstufig zu
realisieren.
y

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VDD
D
A
B
C
p-enh. p-enh.
n-enh.
n-enh.
n-enh. n-enh.
nenh.
P
p-enh. p-enh. p-enh.
A B C
E
D
E
GND
out
Abb. 8.51: CMOS NAND / NOR Komplexgatter in statischer Logik
Solche Komplexgatter erlauben einstufig eine sehr kompakte Realisierung zweistufiger Logik-
Funktionen. Praktisch sind der Größe der Schaltung aber Grenzen gesetzt durch den Substrateffekt
bei in Serie geschalteten Transistoren und die große Kapazität interner Schaltungsknoten. In Abb.
8.51 verbindet der Knoten P insgesamt 5 Transistoren und würde physikalisch (im Layout) ein
größeres Verbindungsnetzwerk darstellen müssen. Dessen Kapazität bereitet sowohl bei
Umschaltvorgängen als auch beim Test Probleme.
Insbesondere bei CMOS-Technologien, die mit einer Versorgungsspannung von 3 V und darunter
arbeiten, können bereits 3 Transistoren in Serie bezüglich der Laufzeiten ungünstiger sein als eine
zweistufige Realisierung der Funktion.
Die statische CMOS-Logik hat heute trotz der relativ hohen Zahl der Transistoren eine weite
Anwendung gefunden. Auch spezielle Konstruktionen wie Transmission Gates lassen sich in CMOS
mit relativ guten elektrischen Eigenschaften gegenüber nMOS realisieren.
S
in out
S
Abb. 8.52: CMOS-Transmission Gate
Man benötigt zur Ansteuerung allerdings auch das Komplement des Steuersignals.
Für kleine Spannungen zwischen in und S, für welche der n-Kanal-Transistor nur schlecht leitend ist,
übernimmt hier der p-Kanal-Transistor die Leitung, so daß insgesamt die elektrischen Eigenschaften
des Transmissionsgatters wesentlich besser sind als die eines einzelnen Pass-Transistors.
Konstruktionen dieser Art werden vielfältig verwendet, um die Verbindung zwischen Treibern und
Bus-Strukturen in Rechnern zu bilden.
32

Informatik V, Kap. 8, WS 98/99
8.5.9 Dynamische CMOS-Logik
Die gegenüber nMOS hohe Zahl der Transistoren in statischen CMOS-Schaltungen war der Anlaß,
nach alternativen Schaltungstechniken zu suchen.
Zunächst ist es natürlich möglich, in CMOS eine Quasi- nMOS-Schaltungstechnik zu bauen. Dazu
wird man typischerweise einen selbstleitend geschalteten p-Kanal-Transistor als "pull-up-Transistor"
verwenden.
VDD
Eingänge
n-Kanal -
Netzwerk
GND
Abb. 8.53: Quasi-nMOS-Gatter
Ausgang
Diese Schaltung bietet wiederum alle negativen Eigenschaften der nMOS-Schaltungstechnik und hat
sich deshalb nicht durchgesetzt.
f1
f1
Eingänge
VDD
n-Kanal -
Netzwerk
GND
Abb. 8.54: Dynamische CMOS-Schaltung
Q
Cl
Den Aufbau von dynamischen CMOS-Schaltungen, welche mit weniger Transistoren auskommen als
statische CMOS-Gatter, zeigt Abb. 8.54.
Das Verhalten der Schaltung wird durch ein Taktsignal gesteuert. Wenn f = 0 ist, so wird der p-
Kanal-Transistor zwischen VDD und dem internen Knoten Q leitend.
Der Knoten und die interne Kapazität Cl werden aufgeladen.
Nimmt f den Wert "1" an, so wird der n-Kanal-Transistor unterhalb des Netzwerks leitend, der p-
Kanal-Transistor sperrt. Nun wird in Abhängigkeit von der logischen Funktion das n-Kanal-
Netzwerk leitend (für Q = 0) oder bleibt gesperrt. Der entsprechende logische Wert steht am
Ausgang an.
33

Informatik V, Kap. 8, WS 98/99
Man kann durchaus mehrere logische Stufen dieser Art, die gemeinsam über denselben Takt f
gesteuert werden, kaskadieren.
Es ergeben sich aber zwei Probleme:
Im "high"-Zustand des Ausgangs wird dieser nur dynamisch gespeichert. Mittels der in Cl
gespeicherten Ladungsmenge wird man keine größeren Netzwerke schalten können, der Knoten
entlädt sich auch durch Leckströme. Die Schaltung ist so auch empfindlich gegen eingestreute
Signale von außen.
Bei Verknüpfung mehrerer Gatter muß die Setzung aller Eingänge in der "high"-Phase des
gemeinsamen Taktsignals erfolgen. Auch während der Precharge-Phase produzierte die Schaltung
logische Werte, die an die nächste Stufe weitergegeben werden, die aber nicht unbedingt dem erst in
der "discharge" -Phase ermittelten Endwert entsprechen. Reicht die Zeit nicht aus, um innerhalb der
"discharge" -Phase den richtigen logischen Wert auch an das letzte Gatter zu geben, so wird unter
Umständen ein falscher Wert erzeugt.
Es gibt nun verschiedene Möglichkeit, die Weitergabe der "vorläufigen" logischen Werte während
der Precharge-Phase an nachfolgende Stufen zu unterbinden. Die einfachste ist ein Transmission
Gate, das durch ein weiteres Taktsignal (oder auch durch einen leicht verzögerten Takt f) gesteuert
wird (Abb. 8. 55).
f1
f1
Eingänge
VDD
n-Kanal -
Netzwerk
Q
GND
Cl
34
f1
f1
Ausgang
Abb. 8.55: Dynamische CMOS-Schaltung mit Transmission Gate am Ausgang
Eine andere Schaltungsvariante hat sich aber als günstiger erwiesen, die sogenannte Domino-Logik.
f1
f1
Eingänge
VDD
n-Kanal -
Netzwerk
GND
Abb. 8.55: Gatter in CMOS Domino-Logik
Q
Cl
out

Informatik V, Kap. 8, WS 98/99
In der Domino-Logik ist der logischen Stufe jeweils ein Inverter nachgeschaltet.
Damit muß zunächst nur dessen Eingang geschaltet werden. Der Inverter bewirkt aber auch, daß
während der Aufladephase, zu welcher der Knoten Q auf "high" liegt, der Inverter für eine logische
"0" am Ausgang out erzeugt. Dies bewirkt, daß in der "Charge" - Phase (f = 0) alle Eingänge von n-
Kanal-Netzwerken fest auf "0" liegen.
Erst dann, wenn die "Charge"-Phase abgeschlossen ist, kann Q auf "0" gesetzt werden und einen
Signalwechsel in einer nachfolgenden Schaltung bewirken. Damit sind die Timing-Probleme
weitgehend gelöst . In der Domino-Logik "fallen" die Gatter nacheinander wie die Domino-Steine in
den "richtigen" Logik-Zustand. Die Discharge-Phase muß nur ausreichend lang sein. In Domino-
Logik ist allerdings nur die Realisierung nicht-invertierender Gatter möglich, zusätzliche "normale"
Inverter sind notwendig.
Alle vorstehend gezeigten dynamischen CMOS-Schaltungen sparen zwar gegenüber der statischen
Logik potentiell Transistoren ein, sie benötigen aber ein zusätzliche Takt - Netzwerk. Der Aufwand
lohnt sich nur dann, wenn die Anzahl der Transistoren im n-Kanal-Netzwerk relativ groß ist.
In neueren Technologien mit nur 3,3 V oder weniger Versorgungsspannung wird man möglichst
schon Serienschaltungen von mehr als 2 Transistoren zu vermeiden suchen. Damit werden auch die
n-Kanal-Netze prinzipiell kleiner, dynamische Logik ist damit gegenüber statischer weniger attraktiv.
8.6 BICMOS-Logik
Wir haben in den letzten Kapiteln gesehen, daß MOS-Schaltungen bezüglich Intergationsdichte und
Leistungsverbrauch den bipolaren Schaltungen überlegen sind, aber viel weniger als
"Stromlieferanten" zum Treiben größerer Netzwerke oder längerer Verbindungsleitungen taugen.
Deshalb stellt die BICMOS-Technologie als Symbiose aus CMOS- und Bipolar-Techniken eine
Reihe besonderer Möglichkeiten dar. Abb. 8.57 zeigt einen Treiber, z. B. für größere Verbindungsnetze,
in BICMOS-Technologie.
Bezeichnend ist, daß im bipolaren Teil wieder nur npn-Transistoren als aktive Elemente verfügbar
sind, welche eine bestimmte Phasendreher-Logik brauchen, um als optimale Gegentakt-Endstufe
wirken zu können.
in
VDD
Abb. 8.57: BICMOS-Treiberstufe
out
GND
BICMOS-Schaltungen werden sowohl als diskrete Schaltkreise (z. B. TTL -kompatible 14BCT-
Serie) als auch als Treiberzellen für die Verwendung innerhalb von ICs und für deren Ausgangs-
Verstärkerzellen (Ausgangspads) angeboten.
Für logische Verknüpfungen bleibt aber stets der CMOS-Schaltungsteil zuständig.
8.7 Gallium-Arsenid-Schaltkreise
35

Informatik V, Kap. 8, WS 98/99
Bezüglich der erreichbaren Schaltgeschwindigkeiten bieten Bauelemente aus Gallium-Arsenid gegenüber
Silizium Vorteile.
Bei niedrigen elektrischen Feldstärken hat Gallium-Arsenid eine etwa sechsfach höhere Elektronenbeweglichkeit
als Silizium. Während Silizium bei normalen Temperaturen eine Leitfähigkeit hat, die
insbesondere bei hohen Frequenzen zu Verlusten führt, ist Gallium-Arsenid nahezu ein Isolator, hat
also wesentlich geringere Verluste.
Der höhere Bandabstand erlaubt auch eine höhere Betriebstemperatur (bis ca. 250 Grad Celsius).
Als wesentlichen Vorteil bietet Gallium-Arsenid auch die mögliche Kombination elektronischer und
optischer Bauelemente.
Dem stehen wesentliche Nachteile gegenüber:
Zunächst ist das Ausgangsmaterial längst nicht so verfügbar wie Silizium. Eine auf Oxidation
aufgebaute planare Fertigungstechnologie funktioniert mit GaAs nicht, weil weder Ga noch As ein
stabiles Oxid bilden. Deshalb haben GaAs-Technologien mit MOS-Transistoren (man muß dazu
SiO2 oder Si3N4 nehmen) auch keine praktische Bedeutung erlangt.
Gallium-Arsenid ist mechanisch längst nicht so stabil wie Silizium, man kann deshalb nur kleine
Wafer mit Durchmessern von maximal ca. 10 cm verwenden, während Silizium-ICs Wafer von 30 cm
und mehr Durchmesser erlauben.
Alle analogen und digitalen IC-Technlogien auf der Basis von GaAs verwenden den MESFET, also
den Transistor mit Schottky-Übergang als aktives Bauelement.
Dies hat verschiedene Konsequenzen:
Der Spannungsbereich am Gate ist beschränkt in Vorwärts- und in Rückwärtsrichtung. GaAs-
Schaltungen haben deshalb einen internen logischen Hub von nur ca. 0,4 V. Dies bedingt wiederum,
daß die technologisch bedingten Schwankungen von Schwellenspannungen auf einem Chip nur sehr
klein sein dürfen (ca. 0,1V).
Zunächst sind nur selbstleitende Transistoren verfügbar, außerdem nur solche mit n-leitendem Kanal.
Die fortgeschrittenste GaAs-Technologie ist die sogenannte DCFL (direct coupled FET) Logik. Sie
verwendet selbstleitende und selbstsperrende FETs (Abb. 8 58) und ähnelt im Schaltungsaufbau der
nMOS-Technolgie.
VDD
Ue1
Ue2
T1
T3
T2
Ua
Abb. 8.58: Grundgatter (NOR) in DCFL-Technologie
Die Transistoren T1 und T2 sind selbstsperrend, T3 ist selbstleitend und wirkt als passives
Widerstandselement. Das Grundgatter ist ein NOR.
Andere GaAs-Technologien, die Buffered FET Logic (BFL) und die Schottky-Diode-FET Logic)
verwenden nur selbstleitende FETs und Dioden zum Pegelshift. Wegen den geringeren
Leistungsaufnahme eignet sich vornehmlich die DCFL für die Großintegration. Mit GaAs-
Schaltkreisen wurden bisher Komplexitäten bis ca. 100 000 Gatter erreicht, also z. B. komplette
Mikroprozessoren entwickelt.
36

Informatik V, Kap. 8, WS 98/99
Die gegenüber Si viel teurere Fertigung (die früher vorwiegend von den Militärs bezahlt wurde,weil
GaAs bei weniger empfindlich gegen radioaktive Bestrahlung ist als Si) und die ebenfalls rasanten
Fortschritte der Si-Technologie haben in letzter Zeit die GaAs-Technologie eher wieder zurückgedrängt.
Dazu tragen auch 2 physikalische Effekte bei:
− für hohe Feldstärken, wie sie in Kurzkanal-Bauelementen normal sind, ist die Sättigungs-
Driftgeschwindigkeit maßgeblich, nicht die Beweglichkeit. Und darin sind Si und GaAS fast gleich
− Si hat gegenüber GaAs eine bessere Wärmeleitfähigkeit.
Deshalb wird GaAs heute vorwiegend bei diskreten Bauelementen der Mikrowellentechnik
verwendet.
Mit der zur Zeit entwickelten Silizium-Germanium-Mischtechnologie entsteht für GaAs auch für
Hochgeschwindigkeitsanwendungen ein ernsthafter Konkurrent.
8.8 Vergleich der Schaltkreis-Technologien
Abschließend sollen die wichtigsten IC-Technologien im Vergleich dargestellt werden. Hier muß
man unterscheiden zwischen einerseits zwischen Schaltkreisfamilien, welche einen Aufbau von Logik
aus diskreten Gatter-Bausteinen (bzw. mehreren einzeln anschließbaren Gattern in einem Gehäuse)
und komplexeren Baugruppen (Zähler, Addierer, Register, Multiplexer etc.) ermöglichen und
Techniken für die monolithische Implementierung auf einem IC.
Bausteine, welche lediglich einige Gatter beinhalten, werden auch als "Small-Scale Integrated" (SSI)
bezeichnet, einfache digitale Baugruppen sind oft als "Medium Scale Integrated" (MSI) -ICs
verfügbar. Ab einigen tausend Transistoren spricht man von "Large Scale Integration" (LSI), wozu
z. B. einfache Mikroprozessoren und Mikrocontroller rechnen (Z80, 8068, 8051 etc.).
Mikroprozessoren mit mehr als ca. 100 000 Transistoren (16 Bit-uPs) wird man als "Very Large
Scale" (VLSI)-ICs bezeichnen, und für 32 Bit- und 64 Bit-Prozessoren mit viel mehr als 1 Mio
Transistoren wie z. B. Pentium sind "Ultra Large Scale" (ULSI) Bausteine.
Jeder Entwerfer eines digitalen Systems hat nun eine Fülle von technischen Möglichkeiten, seine
Schaltungen aus HW-Bausteinen unterschiedlicher Technologie und Komplexität und natürlich auch
aus SW-, die auf einem Mikroprozessor oder Mikrocontroller abläuft, aufzubauen. Getrieben wird
der Entwurf von ganz unterschiedlichen Gesichtspunkten wie:
− Entwurfsdauer und -Kosten
− erwartete Stückzahl des Systems
− Kompatibilität
− Kosten der Implementierung
Um im "Urwald" der technolgischen Möglichkeiten eine kleine Orientierung zu geben, sollen
zunächst die Basis-Technologien bzw. deren Baustein-Serien verglichen werden.
Die TTL-Familie wurde im Lauf der Zeit von der Standard-TTL-Logik, die eine mittlere
Verzögerungszeit von ca. 10 ns pro Gatter aufweist und eine Taktrate von ca. 35 MHz zuläßt, zu
Schottky-Dioden-TTL-Logiken (AS, ALS, FAST) weiterentwickelt, die bei mittleren Verzögerungszeiten
von 1,5 ns maximale Taktraten von bis zu 200 MHz zulassen.
37

Informatik V, Kap. 8, WS 98/99
Typ Kenn- Pv / mW Td / ns Pv * tp / pJ fmax / MHz
buchst.
Stand. TTL - 10 10 100 35
High Speed TTL H 22 5 110 80
Low-Power TTL L 1 30 30 3
Schottky TTL S 20 3 60 125
Low-Power LS 2 10 20 4
Schottky TTL
LP adv. TTL ALS 1 3 3 35 bis 50
Advanced
Schottky TTL AS 8,5 1,5 12 125 bis 200
FAST TTL FAST, T 4 1,5 6 100
CMOS High- HCT, HC 1,75 10 bis 12 1,4 25 - 50
Speed TTL ( 0,5 uW / kHz) (0,005 pJ / kHz)
CMOS adv. AC, ACT 0,8uW / kHz 3 0,002 pJ / kHz 100
TTL
BICMOS TTL BCT 1 3 3 120
Abb. 8.59: Übersicht über die TTL-Schaltkreisfamilie
Bemerkenswert ist auch, daß seit den 70er Jahren TTL-kompatible CMOS-Schaltkreise entwickelt
wurden, die sich zunächst durch geringe Leistungsaufnahme bei kleinen Schaltgeschwindigkeiten
auszeichneten. In den letzten TTL- kompatiblen CMOS-Serien werden aber immerhin Schaltzeiten
im Bereich weniger ns erreicht. Abb. 8.59 vergleicht verschiedene Technologien der TTL-Familie
bezüglich der Leistungsaufnahme pro Gatter, der typischen Gatter-Verzögerungszeit, des Produkts
aus Verzögerung und Leistungsaufnahme und der maximalen Taktfrequenz. Das sogenannte "Power-
Delay-Produkt" ist ein realistischer Maßstab dafür, wie leistungshungrig bzw. sparsam eine
Technologie ist. Typisch für CMOS-Schaltkreise ist die direkte Abhängigkeit der Leistungsaufnahme
von der Taktfrequenz.
Typ Kennbuchstabe Pv / mW td / ns Pv td / pJ
Standard 10.1 ....../ .5 25 1 25
10.2....../ .6 25 2 50
10.5 .... 25 1,5 35
High Speed 1 bis 6 70 1 70
10.H100 35 1 35
100.100 50 0,75 38
100 E 100 30 0,6 18
Abb. 8.60: Übersicht über die ECL-Schaltkreisfamilie
Wie Tabelle 8.60 zeigt, sind ECL-Bausteine mit Gatter-Verzögerungen weit unter 1 ns kommerziell
erhältlich. In mittelhoch-integrierter Form als Gate-Arrays mit bis zu ca. 20 000 Gattern sind bei
ECL auch Gatter-Verzögerungen um 0,1 ns (100 ps) realisiert worden.
Verschiedene CMOS-Logiken im Vergleich zeigt Abb. 4.52. Bis auf die Standard-Familie, die mit
Spannungen bis 15 V betrieben werden kann und die man als "langsame störfeste Logik"
kennzeichnen könnte, sind die anderen Familien TTL-kompatibel, was auch durch die Bezeichnung
74....C... gekennzeichnet ist. Auch hier ist wieder die Verlustleitung eine direkte Funktion der
Schaltgeschwindigkeit bzw. der Taktfrequenz des Systems.
38

Informatik V, Kap. 8, WS 98/99
Typ Kennbuchst. Pv / mW td / ns Pv td / pJ
Standard 4........ 0,25 bis0,03 90 bis 100 0,03 pJ / kHz
14...... uW / kHz
High Speed 74 HC...... 0,5 uW / kHz 10 bis 12 0,005 pJ / kHz
74 HCT.....
Advanced 74 AC..... 0,8 uW / kHz 3 0,002 pJ / kHz
74 ACT.....
BICMOS 74 BCT..... 1 3 120
Abb. 8. 61: CMOS-Logikfamilien
Spitzenleistungen bezüglich der Schaltgeschwindigkeit erreichen die verschiedenen GaAs-
Technologien (Abb. 8.62). In Submikron-GaAs-Technologien sind Schaltzeiten von weit unter 0,1 ns
möglich. Bei integrierten Systemen spielen dann allerdings weniger die Logik-Gatter als vielmehr die
Verbindungsleitungen zwischen den Gattern die entscheidende Rolle als verzögernde Elemente.
Schaltungstechnik Pv / mW td / ps Pv td / pJ
BFL (1 um) 10 90 0,9
BFL (0,5 um) 10 60 0,6
SDFL (1 um) 2,5 150 0,4
DCFL (10 um) 0,25 60 0,15
DCFL (1 um) 1,5 10 0,015
DCFL (0,5 um) 2,0 8 0,016
HEMT ca. 2 6 0,01
Abb. 8.62: GaAs-Schaltkreistechnik
Damit lassen sich die extrem kurzen Schaltzeiten der aktiven Elemente nicht einfach in kurze
Signallaufzeiten und hohe Taktraten im Gesamtsystem umsetzen.
Ein Rechnerhersteller, der mit langsameren aktiven Elementen arbeitet, die aber durch
Großintegration auf Si-Basis im Mittel viel kürzere Verbindungsleitungen untereinander aufweisen,
wird etwa gleich schnelle und viel billigere Rechner bauen können als die Konkurrenz mit niedrig
integrierten, aber superschnellen GaAs-Schaltkreisen (die außerdem noch viel teurer sind).
Die Kompatibilität verschiedener Schaltkreis-Familien untereinander ist beschränkt.
Abb. 8.63 zeigt die typischen Werte von Betriebsspannung (Vcc bzw Vdd) sowie die typischen
maximalen Low-Pegel und minimalen High-Pegel, welche die Bausteine produzieren.
Familie TTL F HC, HCT AC ECL CMOS, 4000, 4000B, 74 C
0-Pegel 0,5 0,4 0,1 0,1 -1,7 0,05
1-Pegel 3,5 3,5 4,9 4,4 - 0,9 4,95
Betriebs- 5 5 4,5 - 5,5 (HCT) 2 bis 6
2 - 6 (HC)
39
-(4,5 bis5,2) 3 bis 15
Abb. 8.63: Spannungspegel verschiedener Logik-Familien

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Für eine Kombination von TTL- und CMOS-Bausteinen (mit Ausnahme der CMOS 15 V-Serie) ist
eine elektrische Verknüpfung normalerweise möglich. Man muß jedoch beachten, daß manche TTL-
Bausteine (z. B. die mit "Open Collector"-Ausgang) verlangen, daß der Eingang einer folgenden
Stufe einen Strom liefert oder aufnimmt. Eine ansonsten TTL-kompatible CMOS-Schaltung wird das
nicht können.
Für die Verknüpfung von ECL- mit TTL- oder CMOS-Schaltungen werden spezielle Pegelwandler-
Bausteine benötigt, die z. B. auch in ECL- oder TTL-Katalogen zur Verfügung stehen. Natürlich
erzeugen solche Bausteine zusäzliche Verzögerungen und Verluste (und Kosten).
Deshalb ist es eine gute Praxis, auf einer Platine bei einer Schaltkreisfamilie zu bleiben, auch deshalb,
weil man dann mit einer Versorgungsspannung (z. B. 5 V) auskommt.
GaAs-Schaltungen sind ebenfalls mit TTL oder CMOS nicht kompatibel. In der Praxis wird man
trotzdem ggf. einen kleinen GaAs-Schaltkreis als Vorstufe einsetzen, z. B. als Frequenzteiler, und die
nachfolgende Logik konventionell ausführen.
Abschließend sollen die verschiedenen Schaltkreis-Technologien im Überblick dargestellt werden
(Abb. 8.64).
10
1
0,1
td
1000
100
CMOS
alt
0,1 pJ
HC
HCT
AC / AST
CMOS
0,25 u
CMOS
0,5 u
Ga As
ED
LSTTL
0,1 1 10 100 1000 10**4 10**5 Pv
0,001
u W
AS
FAST
Si-bipolar
40
STTL
ECL
GaAs
CD-FET
Abb. 8.64a: Geschwindigkeits-Leistungsdiagramm für verschiedene Schaltkreisfamilien
Pv / mW
10** 3
10** 2
10** 1
10**0
10** -1
10**- 2
10**- 3
Gatterleistung über Taktfrequenz
ECL (50 Ohm)
ECL (75 Ohm)
TTL
TTL-LS
CMOS (15 V)
1 10 100 1000 10**4 10**5
f / kHz
Abb. 8.64 b: Gatterleistung als Funktion der Taktfrequenz für verschiedene Technologien

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Die Vergleiche bestätigen die hervorgehobene Stellung der CMOS-Technologie, da nur dort eine
direkte Abhängigkeit zwischen Taktfrequenz und Verlustleitung besteht. Bei den anderen
Technologien ist allenfalls ein leichter Anstieg der Verlustleitung bei hohen Frequenzen sichtbar.
Dies bedeutet aber nicht, daß CMOS-Schaltkreise bei hohen Schaltgeschwindigkeiten leitungsarm
sind:
Wenn dieselbe Kapazität pro Zeiteinheit 10 mal häufiger umgeladen wird, so wird dazu im Mittel
mindestens auch die zehnfache Energie verbraucht. "Mindestens" dehalb, weil viele Bauelelemente
mit steigender Frequenz mindestens proportional ansteigende Verluste aufweisen!
8.9 Implementierungen digitaler Schaltungen
8.9.1 Verteilte Realisierungen und monolithisch integrierte Realisierungen
In der Frühzeit der Digitaltechnik wurde Logik aus einzelnen aktiven und passiven elektronischen
Bauelementen aufgebaut. Zunächst waren dies Elektronenröhren, Dioden, Widerstände und
Transistoren, die auf Chasis und Sockel montiert und über Drähte miteinander verbunden wurden.
In der Technologie der 50er und frühen 60er Jahre wurden dann Einzeltransistoren, Dioden und
Widerstände auf Leiterplatten montiert.
Seit den 60er Jahren wurden in kleinem Maße integrierte Bausteine verfügbar.
Die ersten (und einfachsten) Bausteine der 74er TTL-Logik-Serie enthielten in einem IC-Baustein
mit z. B. 28 Anschlüssen jeweils mehrere AND-, NAND, OR- oder NOR-Gatter.
Mit ca. 10 Gattern pro Baustein spricht man hier von "Small Scale Integration" (SSI).
Wenig später wurden aber auch integrierte bipolare Bausteine mit Addierern, Flip-Flops, Registern,
Encodern, Decodern usw. verfügbar. Mit bis zu ca. 1000 integrierten Gatter-Funktionen spricht man
hier bereits von "Medium Scale Integration".
Solche SSI und MSI-Bausteine werden, oft in CMOS-Technik realisiert, auch heute noch in großer
Breite verwendet, oft zusammen mit noch höher integrierten Schaltkreisen.
In der analogen Schaltungstechnik werden verbreitet noch "diskrete" Bauelemente verwendet, also .
Aber auch dort haben seit den 70er Jahren SSI- und sogar MSI-Bausteine Eingang gefunden.
Insbesondere werden integrierte Verstärkerbausteine, sogenannte "Operationsverstärker" verwendet.
Integrierte Bausteine mit tausenden von Transistoren wurden mit den ersten Mikroprozessoren
geschaffen (Z 80, 8080, 8086). Sie wurden schon als "Large Scale Integrated Circuits" bezeichnet
und enthielten bis zu ca. 100 000 Transistoren.
Darüber, bei Millionen integrierter Transistoren, spricht man von "Very Large Scale Integration" ode
sogar "Ultra Large Scale Integration".
Der Entwickler eines digitalen Systems hat heute eine Fülle von Möglichkeiten der Implementierung.
Das eine Extrem wird die komplette Implementierung in Software mittels eines Mikroprozessors
oder Mikrocontrollers, kombiniert mit RAM- und ROM- Bausteinen sein, das andere praktische
Extrem ist der Aufbau aus SSI- (Gatter-) Bausteinen auf einer Platine.
Stecker-
Leiste
Mikropr.
RAM RAM
Platine
41
PROM
PROM
Abb. 8.65a: System-Implementierung durch Platine mit Standard-Rechnerbausteinen

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Stecker-
leiste
Platine
42
MSI / SSI - Bausteine
Abb. 8.65b: System-Implementierung durch Platine mit Standard-SSI / MSI-Bausteinen
Dazwischen existieren weitere Alternativen. Vor allem haben anwendungsspezifische Integrierte
Schaltkreise (ASICs) seit ca. 15 Jahren eine erhebliche Bedeutung erlangt. Dies sind für eine
spezielle Anwendung durch den Systementwickler (z. B. für ein Motor-Management beim
Kraftfahrzeug oder eine Gerätesteuerung) vom Anwender spezifizierte (und oft auch entworfene)
und danach bei einem Halbleiter-Hersteller gefertige ICs.
Sie werden heute ergänzt durch hochintegrierte, beim Systementwickler anwendungsspezifisch
programmierbare Logik-Bausteine.
Diese werden als "programmable logic devices" (PLDs), "programmable array logic" (PAL) oder
auch als "field-programmable gate arrays" (FPGAs) bezeichnet.
8.9.2 Entwurfstechnologien für ASICs
Seit etwa 1980 wurde, angestoßen von Carver Mead und Lynn Conway von Xerox PARC in Palo
Alto (Ca.), die Technologie des anwendungsspezifischen IC-Entwurfs entwickelt.
Im 1980 erschienenen Buch "Introduction to VLSI Systems" wird eine auf den Möglichkeiten der
nMOS-Schaltungstechnik beruhende Entwurfstechnologie für ICs eingeführt.
Ausgehend von geometrischen Entwurfsregeln des Halbleiter-Herstellers, die z. B. minimale Weiten
und Abstände von Leitungen, Kontakten und Transistoren betreffen, kann ein Schaltkreis in allen
Teilen entworfen werden.
Dazu gehört natürlich eine Technologie des rechnergestützten Schaltungsentwurfs, die sich auch seit
den 70er Jahren kontinuierlich entwickelt hat.
Eine solchen Entwurfsstil, bei dem ein Schaltkreis-Entwickler vom Transistor aufwärts einen ganzen
Prozessor entwirft, wird heute weitgehend als "voll kundenspezifisch" (full custom) bezeichnet. Der
Schaltkreis wird dann entsprechend der Vorgabe auch vollständig kundenspezifisch gefertigt.
Dieser Ansatz hat den wesentlichen Vorteil, daß durch einen entsprechend ausgebildeten und
erfahrenen Entwerfer (oder ein Bataillon davon für einen Pentium) die Möglichkeiten des jeweils
verfügbaren Prozeßes am weitestgehenden ausgeschöpft werden können. Dem gegenüber steht eine
Reihe von Nachteilen:
− der (die) Schaltungsentwickler muß mit der Halbleiter-Schaltungstechnik in Detail vertraut sein
− der Entwurf erfordert eine Reihe komplizierter (und auch teurer) rechnergestützter
Entwurfswerk-zeuge
− die Entwurfszeiten sind lang
− das Risiko, insbesondere für Anfänger, Entwurfsfehler zu machen, ist sehr hoch.
Abb. 8.66 zeigt vereinfacht die für den Full-Custom-Entwurf notwendigen Daten und Werkzeuge.

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Dateien vom HL-Hersteller
Geometrische
Entwurfsregeln
Simulationsparameter
(SPICE)
Entwurfswerkzeuge
Layout-Editor
Design-Rule-Check
Extraktor
Elektrischer
Simulator
Abb. 8.66: Daten und Werkzeuge für den Full-Custom-Entwurf
43
Entwurfsdaten
Layout
Transistor-
Netzliste
Zur Erinnerung: Ein fehlerhaft entworfener Schaltkreis ist nach der Fertigung kaum noch zu
reparieren!
Deshalb muß das elektrische Äquivalent des Layouts, die Transistor-Netzliste, ermittelt und
bezüglich des zu erwartenden elektrischen Verhaltens jeder Teilschaltung simuliert werden.
Ein Entwurf auf dieser Ebene ist wirtschaftlich nur dann gerechtfertigt, wenn eine Firma mittels eines
neuen Fertigungsprozesses einen neuen Schaltungsentwurf für einen IC-Typ anfertigt, der im
Millionen-Stückzahlen gefertigt werden soll. Nur dann kompensieren nämlich die Ersparnisse an
Silizium-Fläche den höheren Aufwand für den Entwurf. Typische Beispiele für (nahezu) full-custommäßig
entworfene digitale Bausteine sind heute Mikroprozessoren, die in Millionen-Stückzahlen
gefertigt werden.
Für ICs, die in geringeren Stückzahlen bis zu Tausenden gefertigt werden, rentiert sich der hohe
Entwurfsaufwand nicht. Darüber hinaus sind lange Entwurfszeiten nicht günstig, oft sogar "tödlich"
für den Markterfolg eines Produkts.
In der sogenannten "Semi-Custom-Entwurfstechnik" wird deshalb ein komplexer digitaler
Schaltkreis aus vorentwiorfenen und in "Katalogen" oder "Bibliotheken" charakterisierten und
dokumentierten Bausteinen aufgebaut, fast so, wie es der TTL-Entwerfer auf der Basis des TTL-
Baustein-Kataloges tut. Eine Übersicht über Werkzeuge für den Semi-Custom-Entwurf gibt Abb.
8.66.
Baustein-Bibliothek Entwurfswerkzeuge
Graphik-Symbole
Layouts
von Zellen
Logische und
zeitl. Charakter.
Abb. 8.66: Semi-Custom-Entwurf
Logik-Editor
Logik- Simulator
Timing-
Verifier
Placement &
Routing
Entwurfsdaten
Logik-Bild
Gatter- Netzlist
Chip-
Layout
Der eigentliche Logik-Entwurf findet hier noch "außerhalb" statt. Der Schaltplan wird mittels eines
Logik-Editors eingegeben, wobei eine Bibliothek vorentworfener Logik-Zellen zur Verfügung steht.
Sie enthält die Logik-Symbole für die logischen Zellen, aber auch Informationen über deren
Zeitverhalten, Treiberfähigkeit und Leistungsaufnahme. Auch die Abbildung des Logik-Plans auf den
Inhalt der Bibliothek ist hier Handarbeit des Entwerfers.

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Nachdem der Logik-Plan erstellt ist, wird daraus im Rechner eine Gatter-Netzliste erstellt. Diese
kann dann mittels eines Logik-Simulators validiert werden. Der Nutzer kann hier graphischinteraktiv
sowohl das logische Verhalten wie auch das Zeitverhalten der Schaltung erkennen und
optimieren.
Zusätzlich wird heute oft eine Timing-Analyse durchgeführt, die den langsamsten Logik-Pfad vom
Eingang zum Ausgang einer Schaltung sucht und findet.
Ist die Logik für korrekt bezüglich des logischen und des zeitlichen Verhaltens befunden, so erfolgt
eine weithin automatisierte Umsetzung in das Layout eines Schaltkreises.
Gerade an dieser Stelle hat der Nutzer nun die Auswahl zwischen sehr verschiedenen Varianten für
die Implementierung der Logik.
Heute sind Entwurfssysteme verfügbar, welche den Schaltkreisentwurf noch weiter automatisieren.
Stand der Technik ist die automatische Synthese logischer Netze aus Booleschen Gleichungen. Die
Abbildung dieser synthetisierten Netze auf eine Bibliothek vorenetworfener logischer Zellen nennt
man "Technology Mapping". Dabei enthalten heutige Bibliotheken nicht nur Grundgatter, sondern
komplexe Logik-Baugruppen (Flip-Flops, Register, Addierer, Multiplizierer, ALUs) bis hin zu
kompletten Mikroprozessoren. Man kann also nicht nur mit vorentworfenen und charakterisierten
Gatter-Bausteinen entwerfen, auch größere Funktionsblöcke werden von IC-Herstellern angeboten
(Addierer, Multiplizierer, ALUs, Speicher, Rechner-Kerne, Bausteine für die digitale Signalverarbeitung).
Wissenschaftlich gelöst und ebenfalls kommerziell verfügbar, aber noch nicht allgemein verbreitet ist
die sogenannte "High-Level-Synthese".
Darunter versteht man die Umsetzung einer Verhaltensbeschreibung für ein digitales System, zum
Beispiel geliefert durch ein C-Programm, in eine Strukturbeschreibung, bestehend aus Registern und
arithmetisch-logischen Einheiten sowie einem endlichen Automaten zur Steuerung des Datenflußes.
Die Technologie der Entwurfsautomatisierung wird in einen speziellen Vorlesung im Hauptstudium
behandelt.
8.9.3 Logik-Realisierungen
Seit etwa Beginn der 80er Jahre, ziemlich genau seit der Einführung der CMOS-Technologie,
wurden von Halbleiter-Herstellern (Siemens, Philips, VLSI Technologies Inc, LSI Logic, etc.)
Bibliotheken vorentworfener logischer Zellen jeweils für den eigenen IC-Fertigungsprozeß verfügbar.
Diese sogenannten "Standardzellen" haben eine gemeinsame Höhe und genau bestimmte Stellen für
die äußeren Anschlüsse. Die Verbindungen der Betriebsspannung (VDD) und der Masse (GND)
werden durch Aneinanderlegen solcher Zellen hergestellt.
VDD
GND
Signalanschlüsse
Zellen Zellen
Verdrahtungskanal
Zellen
44
Pads
Abb. 8.68: Konzept der Standardzellen und IC-Layout aus Standardzellen

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Bei solchen Strukturen ist auch die automatische Plazierung und Verdrahtung der Zellen ein relativ
einfaches Problem. Seit etwa Mitte der 80er Jahren sind Technologien verfügbar, die mehrere
Ebenen metallischer Verdrahtung übereinander anbieten. Dann sind die Verdrahtungskanäle
weitgehend verzichtbar, man verdrahtet "nach oben" und spart damit in erheblichem Umfang Fläche
ein.
Technologien dieser Art waren und sind deshalb für viele digitale Schaltungen ziemlich ineffizient,
weil die verfügbaren Speicherzellen nur aus Flip-Flops bestehen. Natürlich kann man statische oder
dynamische RAMs vergleichsweise viel enger packen, sie passen aber nicht ins Standardzellen-
Konzept. Dasselbe gilt für PLAs. Ein RAM-/ROM- oder PLA-Block wird in etwa rechteckig sein
müssen und ist in der Regel viel höher als eine Standardzelle.
Moderne Entwurfssysteme bieten neben Standardzellen auch spezielle Generatoren für RAM- oder
ROM-Module an, die man entsprechend der gewünschten Größe (z. B. 256k mal 8 Bit, 1 M mal 1
Bit) konfigurieren kann. Kundenspezifische ICs, die solche Makro-Bausteine enthalten, nennt man
auch "Marozellen-ICs". Eine oder mehrere dieser Makrozellen können selbst wieder aus einer oder
mehreren Reihen von Standardzellen aufgebaut sein.
Pads
Std-Zellen
ROM
Prozessor-
Kern
Abb. 8.69: Aufbau eines Makrozellen-ASICs
PLA RAM
Gemeinsam ist Standarzellen- und Makrozellen-ASICs, daß sie zwar vorentworfene Strukturen
verwenden, der Schaltkreis aber speziell mit einem vollen Durchlauf der Fertigungstechnologie
produziert werden muß. Das ist für Stückzahlen ab einigen zehntausend ICs kostengünstig, für kleine
Stückzahlen aber sehr teuer.
Deshalb sind andere Technologien entwickelt worden, welche nicht nur vorentworfene
Teilschaltungen verwenden, sondern auch bereits vorgefertigte Halbleiter-Strukturen verwenden. Im
wesentlichen ist das die Technik der Gate-Arrays.
Gate-Arrays sind eine Technologie, bei der für einen Schaltkreis allgemein benötigte Baugruppen wie
die I / O - Bausteine (Pads) und alle Transistoren zunächst vorproduziert werden. Dies geschieht in
Form sogenannter "Master"-Bausteine in sehr großen Serien und deshalb auch relativ kostengünstig.
Dieses "Vorprodukt" beinhaltet den größten (und teuersten) Teil der Fertigungstechnologie. Auf
dem Master sind die Transistoren in Form von regulären Streifengeometrien implementiert. Im
einfachsten Fall ist nur eine Standard-Größe von p-Kanal und n-Kanal-Transistoren verfügbar.
Zelle
Polysilizium
Abb. 8.70: Gate-Array-Master (Ausschnitt)
45
p-Diffusion
n-Diffusion

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Entsprechend der zu realisierenden Schaltung werden diese Transistoren nun durch eine oder
mehrere Lagen metallischer Verdrahtung verbunden. Als individuelle Prozeßkosten für einen IC-
Entwurf fallen deshalb nur die für die Metallisierung und ggf. die Isolierschicht zwischen den Metall-
Lagen an.
Gate-Arrays in CMOS- oder BICMOS-Technik sind heute mit Komplexitäten bis zu mehr als 100
000 Transistoren kommerziell verfügbar.
Kontaktloch
Signalleitung (Metall)
46
VDD (Metall)
p-Diffusion
n-Diffusion
GND (Metall)
Abb. 8.71: Gate-Array-Struktur mit Metallisierung für ein 2-NAND- Gatter in CMOS-
Technik
Auf der Entwurfsseite bieten auch die Hersteller von Gate-Arrays Bibliotheken von logischen
Bauelelementen an. Sie enthalten sowohl die Struktur als auch die Charakterisierung (logisch,
zeitlich) des Verhaltens. Ein Gate-Array-Entwerfer muß also keineswegs seine ALU aus den
vorgegebenen Transistoren "zusammenschrauben", das besorgt ein Entwurfssystem des Herstellers.
Gate-Arrays werden heute auch in On-Chip-Kombination mit RAM-Speicher oder sogar Mikroprozessor-Kernen
angeboten.
Die Metallisierung von Gate-Arrays beim Halbleiter-Hersteller ist eine Prozedur von wenigen Tagen,
während ein voller Fertigungsdurchlauf für ein IC Wochen bis (meistens) Monate dauern kann.
Typisch für Gate-Arrays ist aber, daß sie bezüglich der Flächen-Ausnutzung beim Entwurf erheblich
schlechter sind als Standardzellen- oder gar Full Custom-Entwürfe. Meistens können, bedingt durch
hohen Aufwand für die Verdrahtung, nur ca. 70 bis 80% der Transistoren tatsächlich auch verwendet
werden, danach ist der Platz für die Verbindungsleitungen erschöpft.
In neueren Typen von Gate-Arrays mit mehreren Verdrahtungsebenen sind keine speziellen Kannäle
für die Verdrahtung mehr vorgesehen, man spricht dann von "Sea of Gates"- oder "Forest of Gates"-
Technologien.
Auch für analoge Schaltungen sind ähnliche Ansätze mit "Transistor Arrays" versucht worden.
Die Entwurfstechnologie der Gate-Arrays entspricht bis auf spezielle Werkzeuge für Plazierung und
Verdrahtung der für die Standardzellen-Tecnologie. Häufig kann man beim Gate-Array-Hersteller
eine simulierte Logik-Netzliste abgeben. Dieser besorgt dann alle speziellen Arbeiten der Logik-
Optimierung und der Chip-Konstruktion.

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Gate-Arrays wurden nicht nur für MOS-Logik, sondern auch für digitale bipolare Schaltungen
entwickelt. So wurde (und wird) die letzte Generation von Mainframes und "klassischen"
Supercomputern (ausgenommen die massiv parallelen Maschinen) mit Gate-Arrays in ECL-Technik
aufgebaut.
Gate-Arrays haben seit den 80er Jahren mit wachsender Komplexität eine weiter Verbreitung
erreicht. Man kann aber beobachten, daß sie in den letzten 5 Jahren eine erhebliche Konkurrenz
durch vom Anwender programmierbare Logik-Bausteine erfahren.
8.9.4 Programmierbare Logik-Bausteine
Der Wunschraum der meisten Anwender ist es, komplxe Logik-Schaltungen am Labortisch
entwickeln und implementieren zu können, ohne daß dazu der Prozeß der IC-Herstellung
durchlaufen werden muß.
Natürlich kann man einfach alles in Software implementieren. Leider sind viele Anwendungen
zumindest teilweise zeitkritisch, so daß man einen recht schnellen und teuren Prozessor verwenden
müßte. Für einfache, nicht zeitkritische Aufgaben kann allerdings ein Mikrocontroller (=
Mikroprozeesor mit RAM und ROM on-Chip) durchaus eine preiswerte Lösung sein.
Die andere Alternative sind vom Anwender (= im Feld) programmierbare Logik-Bausteine. Die
meisten Typen von Bausteinen dieser Art sind entweder auf Speicher-Bausteinen aufgebaut oder
verwenden reguläre Felder, die den vorher betrachteten PLAs ähneln.
UND - Matrix ODER-Matrix
Treiber/Inverter
Eingänge
Abb. 8.72: PLD-Grundstruktur
Ausgänge
Programmierbare Logik auf der Basis solcher regulärer Feld-Strukturen bezeichnet man meistens als
"Programmable Logic Devices" (PLDs). Bei sogenanten EPLDs (erasable PLDs) kann man die
Programmierung auch wieder rückgängig machen.
Entsprechend den bei ROMs und EPROMs vorgstellten Techniken kann man die Kreuzungspunkte
in den Feldern die Kreuzungspunkte wahlweise verbinden (z. B. mittels Durchbruch von Oxid-
Schichten).
Wenn man beide Felder programmieren kann, werden die Bausteine als "FPLAs" (field progammable
logic arrays) bezeichnet, ist bei "PALs" (programmable array logic) nur das UND-Feld
programmierbar. Letztere sind deshalb kompakter und haben kürzere Durchlaufzeiten.
Solche Bausteine benötigen eine spezielle Abbildung der Logik auf den jeweiligen Baustein-Typ und
ein Programmiergerät (meist am PC).
Bezüglich der Grundstruktur von PLAs völlig verschieden sind sogenannte "programmierbare Gate-
Arrays" (PGAs). Sie sind aufgebaut entweder aus programmierbaren statischen RAM-Bausteinen (so
z. B. die Bausteine der Fa. Xilinx) oder aus Logik-Elementen, die wahlweise durch progammierbare
Multiplexer verbunden werden können.
47

Informatik V, Kap. 8, WS 98/99
E / A -
Blöcke
SRAM -
Logikblöcke
Programmierbare
Verbindg.
Abb. 8.73: PGA-Grundstruktur
Der Aufbaus der PGA-Grundstrultur ähnelt einem Gate-Array mit einer Anzahl von Logik-Inseln.
Jede dieser Inseln enthält eine zweistufige SRAM-Speicherstruktur und zusätzlich einige Flip-Flops.
Jede dieser SRAM-Gruppen kann damit zur Realisierung einer zweistufigen Logik-Funktion mit
beschränkter Eingangszahl (ca. 5) verwendet werde,. auch Flip-Flops als Zwischenspeicher sind
verfügbar. Zwischen den Zellen existiert eine programmierbare Verbindungsmatrix, die durch
Multiplexer gesteuert wird. Für deren Programmierung sind zusätzliche statische Speicherzellen
verfügbar. Auf dieser zweiten Ebene der Verbindungen können wiederum diese Logik-Blöcke
programmierbar miteinander verbunden werden.
Auch die Ausgangszellen können programmierbar an interne Signale der Verbindungsmatrix angeschlossen
werden.
A
B
C
D
E
kombinatorischer
Block
data in
Abb. 8. 74: Xilinx-Grundzelle
reset enable
MUX
MUX
clock
R
M 1
C 2/ 1
1, 2 D
1, 2 D
C 2 / 1
M 1
R
Die Grundzelle enthält einen 32-Bit-SRAM mit fünf Eingängen und zwei Ausgängen. Dieser Teil
kann so programmiert werden, daß er entweder zwei beliebige Logik-Funktionen mit vier Eingängen
oder eine Logik-Funktion mit fünf Eingängen realisiert. Im ersten Fall müssen von den 5
Eingangsvariablen jeweils 3 für beide Funktionen gemeinsam sein, im zweiten Fall haben beide
Ausgänge der Kombinatorik (F, G) denselben Wert.
In den FFs können entweder die Ausgaben des kombinatorischen Blocks gespeichert werden, oder
wahlweise können über den "data in"-Anschluß externe Werte eingegeben werden. Mit enable = 0
bleiben bisherige Werte in den FFs gepeichert, mit reset werden sie zurückgesetzt. Die Funktion der
Multiplexer ist durch zusätzliche statische Speicherzellen bestimmt.
48
QX
QY
MUX
MUX
X
Y

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Die Verbindungsmatrix enthält drei verschiedene Arten von Leitungen:
Solche vom Typ "direct interconnect" erlauben eine direkte und schnelle Verbindung einer Logik-
Zelle mit einer Nachbarzelle.
Normale Verbindungen "general purpose interconnect" verlaufen in horizontaler und vertikaler
Richtung zwischen den Zellen-Reihen. An Kreuzungspunkten sind Pass-Transistoren eingefügt,
welche, wieder durch spezielle SRAM-Zellen gesteuert, wahlweise Leitungen des Netzes miteinander
verbinden.
Da diese Verbindungen mit relativ hoher Signallaufzeiten belastet sind, existieren zusätzlich schnelle
"long lines". Diese durchziehen die gesamte Matrix und können nur jeweils ein Signal von einem
Rand zum anderen transportieren.
Die SRAM- basierte XILINX-Technologie hat als wesentlichen Vorteil die beliebige
Programmierbarkeit, der Nachteil ist die Flüchtigkeit der Information. Nach jedem Abschalten der
Betriebsspannung muß, geladen von einem externen Speicher, eine neue Programmierung erfolgen.
Bei den PGAs der Firma ACTEL werden statt der SRAM-Speicherzellen sogenannte "Antifuses"
verwendet. Durch eine erhöhte Spannung werden Isolierschichten durchtrennt und damit
Verbindungen erzeugt. Damit ist die Programmierung nicht mehr flüchtig, aber eine Neu-
Programmierung ist nicht möglich.
ACTEL verwendet je eine kombinatorische und eine sequentielle Grundzelle.
Typ Program- Größe Ein- / Ausg. Sonstiges Verzögerung
mierung prog. E / A
Speicherbausteine
DRAM flüchtig 16 Mbit 24 / 1- 22 /4/ - refresh notw. 50 - 100 ns
SRAM flüchtig 4 MBit 19 / 8 / - 50 - 100 ns
1 MBit 17 / 8 / - 10 - 50 ns
EPROM löschbar 1 MBit 16 / 16 / -
Programmierbare logische Felder
PAL22L10 löschbar 160 Prod. T. 12 / 10 / -
Altera löschbar 384 Prod. T. 16 / - / 48 48 prog. E/A Zellen 50 ns
EP1800
AMD löschbar 4*64 Prod. T. 6 / - / 64 4 univ. verbindbare 20 ns
MACH 130 Blöcke pro Block
programmierbare Logikbausteine
Xilinx flüchtig 20 0000 äqu. - / - / 240 900 Funkt.-Blöcke 5-7,5 ns p. Block
XC 4020 Gatter
Actel irreversibel 8000 äqu. G. - / - / 140 1232 Logik- Mod. 10 ns pro Block
Abb. 8. 75 Übersicht über programmierbare Logik-Bausteine
Abb. 8.75 gibt den Status der verfügbaren Bausteine für programmierbare Logik (dazu kann man
auch Speicher verwenden !) für ca. 1993 wieder.
Für 1996 kann man jeweils eine Vervierfachung der möglichen Komplexität annehmen. Obwohl man
in programmierbarer Logik für eine einziges 2-fach NAND (mit vier Transistoren in statischer
CMOS-Logik) bis zu 103 Transistoren (bei Xilinx) benötigt, kann diese Technik eine große
Akzeptanz beim Anwender gefunden.
Es ist zu erwarten, daß in naher Zukuft programmierbare Logik-Bausteine verfügbar sein werden,
die zusätzlich Speicher und einen Prozessor-Kern beinhalten.
49